JPH02294862A

JPH02294862A - 複数のプラグインモジュールを備えるコンピュータ

Info

Publication number: JPH02294862A
Application number: JP1345030A
Authority: JP
Inventors: Evangelos Skordou; エバンゲロス　スコルドウ; Stefan Hofmann; ホフマンステファン
Original assignee: Force Computers GmbH
Current assignee: Force Computers GmbH
Priority date: 1989-04-19
Filing date: 1989-12-29
Publication date: 1990-12-05
Also published as: DE59009042D1; DE8904936U1; ATE122482T1; EP0393302A1; ES2074481T3; US5293589A; EP0393302B1; DK0393302T3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、一つのモジュールから次のモジュールへ割
込み信号を伝送または阻止することのできる複数のプラ
グインモジュールを備えるコンピュータに関する．〔従来の技術〕この種の周知のコンピュータは、複数のモジュールの各
々に電気的に接続されたバスを介して割込み信号を伝送
する．割込み信号が送信され、各モジュールはこの信号
が自分に向けられたものかどうかを検出する．これを達
成するために各モジュールは、この対応する信号が自分
に向けられているのかを確定するすると共にこの信号の
受信に基づいて適当な動作を実行することを可能にする
デコーディング回路を有する．残りの各モジュールが特別に自分に向けられている割込
み信号を処理することができるように、自分に向けられ
ていない信号をできるだけ高速に中継しなければならな
い．このことは、実時間処理が望まれる場合には最悪ケ
ースの解析が実行されなければならないから、特に狭い
時間枠内で実行することが最善である．最も極端な場合
には、割込み信号は全てのモジュール中を伝送されねば
ならず、例えば２０プラグインモジュール程らアドレス
指定する必要が有り得る．これに対して、予定されたモジュールがＩＩＩ込み信号
を受信して適当な認識応答信号を生成できるように、全
てのモジュールに同時に割込み信号を向けることが知ら
れている．しかしながら、この信号に対し位置に基づく
優先度がしばしば望まれる．このような場合、もはや接
続された全てのモジュールへ同時にこの信号を向けるこ
とは不可能となる．コンピュータを所望のシステム構成
に適合するようプラグインの特徴を利用してモジュール
を頻繁に交換する場合に、特有の問題が生じる．ズラグ
イン位置とは独立に動作するコンピュータに関連して共
通であるけれども、このような頻繁なモジュールの交換
は、異なるアドレスを有して位置の優先順位付けが可能
なプラグイン位置を使用するコンピュータには一般的に
用いられない．遠方のモジュールに対して、割込み処理
を妨害することを避ける処置が要求される．多くの場合、これは厄介なことであり、モジュールのプ
ラグインの特徴で得られる利点を無効とすることになる
であろう．半田ブリッジ、ジャンバ線或いは所定のモジ
ュールの有無に応答するマイクロスイッチ等を用いるこ
とによって、有るべきところに無いモジュールに向けら
れた対応する割込み信号を短絡することが代わりに考え
られる．しかし、これらの代替案でさえ実行することが
面倒であり、しばしば見落としたり、乃至は、例えば追
加の必要な保護遮蔽によりかなりのコストを伴う梢造的
な変更を要求されることになる．〔発明が解決しようと
する課題〕従って、本発明の目的は、割込み（言号を制御する場合
、特に特殊なアダプタを必要とせずに優先順位付けされ
た割込み信号をｆｆｌ１１御する場合でさえも、標準ボ
ードのプラグインの有利な特徴を保持する複数のプラグ
インモジュールを備えるコンピュータを提供するにある
．概して言えば、この発明の目的は、複数のプラグインモ
ジュールと該モジュールに互いに接続されたバスとを有
するコンピュータでもって達成される．割込み信号が別
のモジュールに向けられている場合には、各モジュール
はこの信号を次のモジュールに中継し、方予定の応答時
間内で考慮中のモジュールによる処理が行われている場
合には、この信号が更に伝送されるのを防止する。保持
回路は割込み信号線に接続され、関連のモジュールが接
続されていない場合に活性化される．この保持回路は、
予定の応答時間よりも充分小さい遅延時間でもって割込
み信号線を介してこの割込み信号を進める手段を備える
．〔課題を解決するための手段〕この課題は特許請求の範囲の請求項１に従った当該発明
により解消される．更に好適な発明が、他の請求項から
明らかとなる．簡単で安価な手段を有利に用いることに
より、割込み信号を受信しようとしないモジュールが挿
入されているかどうかにかかわらず、割込み信号を処理
することができる．これはまた、アドレス指定されてい
るモジュールより先に割込み信号を受信する、すなわち
それに向けられていない信号を受信する挿入されたモジ
ュールにも適用する．従って、マスク・スレーブ関係は
所望の方法で保持されたままである．勿論、存在しないモジュールに対して割込み信号を生成
しないことを保証することが必要である．それにもかか
わらず発生したならば、信号処理の継続を確かめるため
にタイムアウトチェックが実行されなければならない．
本発明の保持回路が、有るべきところに無いモジュール
をシミューレートして、保持回路によって生じる遅延時
間が所望の時間枠内に維持することが特に有利である間
、他の全ての点において割込み信号が通過するように処
理される．〔伴　用〕例えば、ＨＣＴ技術のゲートに対して８ナノ秒の遅延ま
たは遷移時間を選択することが可能である．２０プラグ
インモジュールを伴う最悪ケースの状態を考慮すると、
２０×８ｎｓ，すなわち１６０ｎｓの全走行時間を生じ
る．従って、本発明のシミュレーションによれば、遅延時間
は画方とも範囲内を維持し、実際に充分応答時間以下で
ある．更に、保持回路は好適には自由に設計される．例えば、
相互に反対に動作する２個の論理回路出力を有すること
無く、割込み出力信号がアドレス指定されたモジュール
に向けられることを可能にするオーブン・コレクタ出力
を使用することができる．割込み信号を中継するべき保
持回路のゲート入力にプルダウン抵抗を用いることによ
って、有るべきところに無いモジュールおよび負論理状
態（論埋「ＯＪがアクティブ状態に相当する）に関して
、割込み信号を中継し、この割込み信号がモジュールが
挿入されていない場合に進められるよう保証することが
可能である．このようなアクティブ・ロー論理と、例え
ば、１つの集積回路内に４つの対応するモジュールに対
して４つの保持回路を結合する場合、簡単なＯＲゲート
を使用することが最ら良い。

従って、１つのモジュールの割込み出力信号は、次のモ
ジュールの入力信号として機能する．この割込み信号は、コンピュータの所要の相成部分にア
クセスする要求信号またはこれに対応した認識応答信号
あるいは確認信号とすることができる。このモジューノ
レ自身がコンピュータの所定部分に対するアクセスを要
求するならば、そのとき所定の挿入されたモジュールは
この信号を停止する．このなめに、モジュールには従来
のデコーディング回路が用意される．一般に、標準化さ
れたバスシステムと共に、市販されている標準的なモジ
ュールを充分使用できるため、例えば、ボード形態での
モジュールはとにかく構成的に調整される必要がない．更に、本発明により提供される自動ディジー・チェーン
回路によって、数票以内でモジュールの交換を行うこと
も可能である。

更なる特徴と利益は、第１図を参照しながら次の好適な
実施例の詳細な説明において開示される．〔実施例〕第１図は、破線で示されたモジュール１６と１８に対す
る２つのプラグイン位置１２と１４との間にある保持回
路１０を示す．位置１２．１４と第１図に示されていな
い追加のプラグインポイントとの間に延長しているのは
バスであり、特に、割込み信号線２２を有している．信
号線２２上の割込み信号が、モジュール１６からモジュ
ール１８へ通過するために、保持回路１０へ向けられる
．モジュール１６は２つの端子、すなわちコネクタＢＧｘ
　Ｉ　ＮとＢＧｘＯＵＴを有する．コネクタＢＧｘＩＮ
はまた、その前のモジュールの割込み信号線（図示され
ない）に接続される．同様に、割込み信号線２２はその
次のモジュール１８の入力ＢＧ　（ｘ＋１）ＩＮに接続
され、モジュール１６のように、また別のコネクタＢＧ
　（ｘ±１　）ＯＵＴを有する．コネクタＢＧｘＯＵＴ
またはＢＧ（ｘ＋１）ＯＵＴは、対応するモジュール１
６．ｉｓのための出力コネクタとして機能するため、モ
ジュール１６まなは１８のいずれかにより生成される割
込み信号が、アドレス指定された各端子を論理状態「０
」に切替える．負論理、すなわちアクティブ・ロー論理
を使用する結果、出力信号は論理状Ｒ　ｒ　Ｏ　Ｊでも
ってアクティブな信号として機能する．保持制御回路１０は、ＯＲゲーｌ・２４および抵抗Ｒを
有する．この抵抗ＲはコネクタＢＧｘＯＵＴおよびＯＲ
ゲート２４の入力端子２６の両方に接続され、プルダウ
ン抵抗として機能する．従って、この抵抗の他端側は接
地される．ＯＲゲート２４のもう一つの入力端子２８は、コネクタ
ＢＧｘＩＮに接続される．この接続によって、そのそれ
ぞれ前のモジュール１６により生成された割込み信号か
次の保持回路１０に向けられる．また、ＯＲゲート２４は、割込み信号線２２に接続され
る出力端子３０も有する。ＯＲゲート２４の両入力端子
２６および２８における論理状態が「０」である場合に
のみ、？の論理が印加されると出力端子３０の状態が「
０」、すなわちアクティブとなる．言い換えれば、コネ
クタＢＧｘＩＨにおける論理状態が「０」である場合、
この保持回路１０はコネクタＢＧｘＯＵＴの論理状態を
割込み信号線２２に供給し、これによりＯＲゲート２４
に対する信号の遷移時間に相当する遅れすなわち遅延時
間を有して割込み信号を入力ＢＧ　（ｘ＋１　＞に印加
する．この説明した実施例において、アクセス制御確認信号（
バス・グラント）が、割込み信号として使用される．こ
れにしたがって、モジュール１６上のコネクタＢＧｘＩ
Ｈにおける入力信号が論理「０」であり、かつ、このモ
ジュール１６が割込み信号を新たに出さない場合、その
ときには、ＢＧｘＯＵＴは「０」に設定される．この様
な場合には、ＯＲゲート２４の両入力端子２６．２８は
論理状君が「Ｏ」となり、その結果、出力端子３０にお
ける論理状態がｒ■，となる．しかしながら、モジュー
ル１６か割込み信号を生成した場合には、出力コネクタ
ＢＧｘＯＵＴにおける論理状態は「１」に設定される．
これは、割込み信号線２２に印加された論理状態が「１
」を維持することを意味する．これは、モジュール１６が所望の方法でそれに向けられ
た割込み信号を検出することを可能にする．この出力信
号ＢＧｘＯＵＴはそのとき、プルダウン抵抗Ｒに対して
「１」の論理状態に切替えられるので、［ＩＪの論理状
態が再び割込み信号線２２に印加される。

このことは、プラグイン位置１２にモジュール１６が挿
入されていない場合に、プルダウン抵抗Ｒが「０」の論
理状態を入力端子２６に印加することを示している．そ
れゆえに、有るべきところに無いモジュール１６が割込
み信号を発生したり、それに向けられている場合の割込
み信号を検出することは不可能である．これは、さらに
コネクタＢＧ　（ｘ＋１）ＩＮにおける信号が常にコネクタＢＧ
ｘＩＮにおける信号に対応することを表し、その結果、
割込み信号は単に割込み信号線２２に沿って中継される
だけである．前述したように、ＯＲゲート２４に対して
オープンコレクタもまた使用することが可能である．そ
の様な場合、割込み信号はモジュール１６か挿入されて
いる場合にはいつでも別込み信号線２２を介して伝送さ
れ、モジュール１６が取除かれている場合には、この信
号は保持回路１０を介して伝送される．従って、モジュ
ール１６が挿入されているかどうかにかかわらず、割込
み信号は所望の時間枠内でＯＲゲートを２４を通過する
．更に、ＯＲゲート２４に対してＣＭＯＳ技術を使用す
ることは、コネクタＢＧｘＩＮとＢＧｘＯＵＴが非常に
小さい負荷だけとなるので好都合である．その上、負の
、すなわちアクティブ・ロー論理の代りに正の、すなわ
ちアクティブ・ハイ論理を使用することも可能であり、
その際、そのゲートは適当に合せられねばならない．第１図に破線で示したように、本発明の別の好適な構成
では、入力端子２８はプラグインブリッジ３２によって
ＯＲゲー１〜２４の出力端子３０に選択的に接続される
。これにより、モジュール１６が挿入されているかどう
かに無関係に、常に割込み信号線２２をコネクタＢＧｘ
ｌＮに接続することが可能となる。

これは、ＯＲゲー）〜２４を内蔵する集績回路が先ず接
続されていないことが前提である．

【図面の簡単な説明】

第１図は本発明に係る一実施例の保持回路の構成を示す
要部回路図である．１０・・・保持回路１２・・・プラグ位置１４・・・プラグ位置１６・・・モジュール１８・・・モジュール２０・・・バス２２・・・割込み信号線２４・・・ＯＲゲート２６・・・入力端子２８・・・入力端子３０・・・出力端子３２・・・プラグインブリッジ

Claims

【特許請求の範囲】

（１）複数のプラグインモジュールと、互いに該モジュ
ールに接続されたバスと、割込み信号線を含む前記バス
と、別のモジュールにこの信号が向けられている場合に
割込み信号を所定のモジュールを通過して中継すると共
に各モジュールに動作的に接続される手段と、予定の応
答時間内で予定されたモジュールにより前記信号を処理
するために信号が向けられているこのモジュールによつ
て前記信号が更に伝送されることを阻止する各モジュー
ルのためのデコーディング回路と、割込み信号線に接続
されると共にモジュールが接続されていないことに応答
して活性化される保持回路と、および該保持回路におい
て予定の応答時間よりも充分小さい遅延時間を以て割込
み信号を前記信号線を介して進めるための手段とからな
るコンピュータ。
（２）遅延時間は高速ゲートの遷移時間に相当し、かつ
また充分バスサイクル以下である請求項１記載のコンピ
ュータ。
（３）マザーボードと、該マザーボードに挿入されてい
る第１と第２のモジュールとからなると共に、保持回路
はマザーボードに装着されたゲートを備える請求項１記
載のコンピュータ。
（４）保持回路はゲートの入力端子に接続された抵抗を
備え、これを用いてゲートの出力端子を割込み信号が無
いことに対応する論理状態に切替えることができる請求
項１記載のコンピュータ。
（５）保持回路はまた、関連のモジュールが挿入された
場合に動作し、そして保持回路の入力に並列に挿入され
た抵抗に対向する別のプラグインモジュールへ割込み信
号を伝送するのを阻止する手段を備える請求項１記載の
コンピュータ。
（６）保持回路は、モジュールが挿入されかつ予定の状
態に設定される際に、モジュールの対応する出力から割
込み信号が伝送するのを阻止するためおよび割込み信号
を発生するためのオープンコレクタ出力を備える請求項
１記載のコンピュータ。
（７）保持回路の入力またはオープンコレクタ出力のど
ちらかを、挿入されているその前のモジュールの割込み
出力に接続することができ、そして前記割込み出力にお
ける割込み信号を少くとも割込み信号線を介して次のモ
ジュールに中継することができる請求項６記載のコンピ
ュータ。
（８）複数のモジュールは互いに直列に電気的に接続さ
れ、そして各モジュールは保持回路を備えると共に動作
的に保持回路に接続される請求項１記載のコンピュータ
。
（９）モジュールは確定できるアドレスを有するプラグ
イン位置に互いに隣接して装着され、より高い優先度の
マスタモジュールと、より低い優先度のスレーブモジュ
ールとの間の優先順位を確立するための手段を備える請
求項１記載のコンピュータ。
（１０）割込み信号はバス割当て信号であり、これを用
いて対応する割込み信号を発生するモジュールが少くと
もバスの一部に論理的に割当てられる請求項１記載のコ
ンピュータ。
（１１）割込み信号は認識応答信号であり、挿入されて
いるモジュールが自分に向けられているこの認識応答信
号を検出する場合に、この挿入されているモジュールに
よつて別のモジュールへ認識応答信号が伝送されるのを
阻止する手段を備える請求項１記載のコンピュータ。
（１２）割込み信号は所定の挿入されているモジュール
に対するコンピュータの構成部分の専用化を解除する作
用をし、所定の挿入されているモジュールを専用化した
場合、そのような所定の挿入されているモジュールから
別のモジュールへの割込み信号の伝送が阻止される請求
項１記載のコンピュータ。
（１３）構成部分は少くともバスの一部である請求項１
２記載のコンピュータ。