JPH02294844A - Logical verification device - Google Patents
Logical verification deviceInfo
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- JPH02294844A JPH02294844A JP1117799A JP11779989A JPH02294844A JP H02294844 A JPH02294844 A JP H02294844A JP 1117799 A JP1117799 A JP 1117799A JP 11779989 A JP11779989 A JP 11779989A JP H02294844 A JPH02294844 A JP H02294844A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路の論理検証装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a logic verification device for logic circuits.
従来の論理検証装置は、多数のテストパタンについて逐
次的にシミュレーションを行い検証していた。従ってテ
ストパタンの数が増加する程、検証の所要時間は算術的
に加算され限りなく増大してゆく傾向となっていた。く
例えば、日本電子工業振興協会編「論理設計CADに関
する調査Jく昭和60年3月〉P31〜44)
〔発明が解決しようとする課題〕
上述した従来の論理検証装置は、多数のテストパタンを
逐次的にシミュレーションを行い検証していた為、大規
模な論理回路モデルに対して、多大な検証時間を費やし
ていた。Conventional logic verification devices sequentially simulate and verify a large number of test patterns. Therefore, as the number of test patterns increases, the time required for verification is arithmetically added up and tends to increase indefinitely. For example, "Survey on Logic Design CAD J, March 1985," pp. 31-44, edited by the Japan Electronics Industry Promotion Association. Since simulations were performed and verified sequentially, a large amount of verification time was wasted on large-scale logic circuit models.
本発明の論理検証装置は、テストパタンファイルから読
み出した複数個のテストパタンを入力し前記テストパタ
ンを複数個のシミュレーション手段に分配するテストパ
タン分配手段と、前記テストパタン分配手段から1個の
テストパタンを入力し、前記テストパタンに定められた
シミュレーションを行い、その結果として得られた出力
データを出力データ編集手段に転送する複数個のシミュ
レーション手段と、
複数個の前記シミュレーション手段から得られた出力デ
ータと正解値パタンファイルから読み込んだ正解値パタ
ンとを比較して表示する出力データ編集手段とを備えて
構成される。The logic verification device of the present invention includes a test pattern distribution means for inputting a plurality of test patterns read from a test pattern file and distributing the test patterns to a plurality of simulation means, and a test pattern distribution means for distributing one test pattern from the test pattern distribution means. a plurality of simulation means for inputting a pattern, performing a simulation defined in the test pattern, and transmitting the resulting output data to an output data editing means; and outputs obtained from the plurality of simulation means. The apparatus is configured to include output data editing means for comparing and displaying the data and the correct value pattern read from the correct value pattern file.
第1図は、本発明の一実施例のブロック図である。 FIG. 1 is a block diagram of one embodiment of the present invention.
テストパタン分配手段1は、テストパタンファイルAよ
りシミュレーションを実行するためのテストパタンaを
読み込む。そして、テストパタン分配手段1は、テスト
パタンaをデータ転送手段2に転送し、さらに、待ち状
態になっているシミュレーション手段3に割り込み処理
を起動させるシグナルCを送る。シミュレーション手段
3は、テストパタン分配手段1よりシグナルCを受けた
時、データ転送手段2よりテストパタンaを受け取る割
り込み処理を起動し、テストパタンaに対するシミュレ
ーションを実行する。The test pattern distribution means 1 reads a test pattern a for executing a simulation from a test pattern file A. Then, the test pattern distribution means 1 transfers the test pattern a to the data transfer means 2, and further sends a signal C to the simulation means 3 in a waiting state to start interrupt processing. When the simulation means 3 receives the signal C from the test pattern distribution means 1, it activates an interrupt process for receiving the test pattern a from the data transfer means 2, and executes the simulation for the test pattern a.
テストパタン分配手段1は、シミュレーション手段3に
割り込み処理を起動させる割り込み処理シグナルCを送
った後、テストパタンファイルAより次のテストパタン
aを読み込む。そして、テストパタン分配手段1は、テ
ストパタンaをデータ転送手段2に転送し、さらに、待
ち状態になっているシミュレーション手段4に割り込み
処理を起動させるシグナルCを送る。シミュレーション
手段4は、テストパタン分配手段1よりシグナルCを受
けた時、データ転送手段2よりテストパタンaを受け取
る割り込み処理を起動し、テストパタンaに対するシミ
ュレーションを実行する。The test pattern distribution means 1 reads the next test pattern a from the test pattern file A after sending an interrupt processing signal C to the simulation means 3 to start interrupt processing. Then, the test pattern distribution means 1 transfers the test pattern a to the data transfer means 2, and further sends a signal C to the simulation means 4 in a waiting state to start interrupt processing. When the simulation means 4 receives the signal C from the test pattern distribution means 1, it activates an interrupt process for receiving the test pattern a from the data transfer means 2, and executes the simulation for the test pattern a.
このように、テストパタン分配手段1は、テストパタン
aを次々とテストパタンファイルAより読み込み、さら
に、テストパタンaを次々とデータ転送手段2に転送し
、さらに、複数存在するシミュレーション手段3〜5の
うち、待ち状態になっているシミュレーション手段3〜
5に割り込み処理を起動させるシグナルCを送る。そし
て、テストパタン分配手段1よりシグナルCを受けたシ
ミュレーション手段3〜5は、各々別プロセッサにて同
時にシミュレーションを実行する。In this way, the test pattern distributing means 1 reads the test patterns a one after another from the test pattern file A, further transfers the test patterns a one after another to the data transfer means 2, and further transfers the test patterns a one after another to the data transfer means 2. Of these, simulation means 3~ are in a waiting state.
Sends signal C to 5 to start interrupt processing. The simulation means 3 to 5 which receive the signal C from the test pattern distribution means 1 simultaneously execute simulations using separate processors.
複数のシミュレーション手段3〜5は、各々シミュレー
ションが終了した後、シミュレーション結果である出力
データbをデータ転送手段6に転送し、さらに、出力デ
ータ編集手段7に割り込み処理を起動させるシグナルd
を送り、さらに、テストパタン分配千段1に待ち状態に
なったことを示すシグナルCを送る。出力データ編集手
段7は、シミュレーション手段3〜5よりシグナルdを
受けた時、データ転送手段6より出力データbを受け取
る割り込み処理を起動し、さらに、出力データbに対応
する正解値パタンeを正解値パタンファイルBより読み
込み、出力データbと正解値パタンeとを比較し表示す
る。After each simulation ends, the plurality of simulation means 3 to 5 transfer output data b, which is the simulation result, to the data transfer means 6, and further send a signal d to the output data editing means 7 to start interrupt processing.
Furthermore, it sends a signal C to the test pattern distribution stage 1 indicating that it is in a waiting state. When the output data editing means 7 receives the signal d from the simulation means 3 to 5, it activates an interrupt process to receive the output data b from the data transfer means 6, and further corrects the correct value pattern e corresponding to the output data b. Read from value pattern file B, compare output data b and correct value pattern e, and display.
第2図は、テストパタン分配手段1と、複数のシミュレ
ーション手段3〜5と、出力データ編集手段7と時間的
な動作の流れを示す説明図である。Kは、テストパタン
の入力および分配を表し、31,S2,S3は、それぞ
れテストパタン#1、テストパタン#2、テストパタン
#3に対するシミュレーションを表し、Oはテストパタ
ンに対する出力データの正解値バタンとの比鮫および表
示を表す。FIG. 2 is an explanatory diagram showing the temporal operation flow of the test pattern distribution means 1, the plurality of simulation means 3 to 5, and the output data editing means 7. K represents the input and distribution of the test pattern, 31, S2, and S3 represent simulations for test pattern #1, test pattern #2, and test pattern #3, respectively, and O represents the correct value pattern of output data for the test pattern. It represents the comparison and display.
ある時刻t1において、テストパタン分配手段は、テス
トパタン#1、テストパタン#2、テストパタン#3を
次々と入力し、さらに、テストパタン#1、テストパタ
ン#2、テストパタン#3を、それぞれシミュレーショ
ン手段#1と、シミュレーション手段#2と、シミュレ
ーション手段#3とに分配する処理Kを行う。そして、
ある時刻t2において、シミュレーション手段#1はテ
ストパタン#1に対するシミュレーションS1を実行し
、同時にシミュレーション手段#2はテストパタン#2
に対するシミュレーションS2を実行し、さらに同時に
シミュレーション手段#3はテストパタン#3に対する
シミュレーションS3を実行する。そして、ある時刻t
3において、出力データ編集手段は、テストパタン#1
、テストパタン#2、テストパタン#3に対するシミュ
レーションS3を実行する。そして、ある時刻t3にお
いて、出力データ編集手段は、テストパタン#1、テス
トパタン#2、テストパタン#3に対する各々の出力デ
ータと正解値バタンとの比較および表示しを行う。この
ように、複数のシミュレーション手段は、それぞれ別プ
ロセッサにて異なるテストパタンに対するシミュレーシ
ョンを同時に実行する。At a certain time t1, the test pattern distribution means inputs test pattern #1, test pattern #2, and test pattern #3 one after another, and further inputs test pattern #1, test pattern #2, and test pattern #3, respectively. Processing K is performed to be distributed to simulation means #1, simulation means #2, and simulation means #3. and,
At a certain time t2, simulation means #1 executes simulation S1 for test pattern #1, and at the same time simulation means #2 executes simulation S1 for test pattern #2.
At the same time, simulation means #3 executes simulation S3 for test pattern #3. Then, at a certain time t
3, the output data editing means selects the test pattern #1.
, test pattern #2, and test pattern #3. Then, at a certain time t3, the output data editing means compares and displays the respective output data for test pattern #1, test pattern #2, and test pattern #3 with the correct value button. In this way, the plurality of simulation means simultaneously execute simulations for different test patterns using separate processors.
以上説明したように本発明は、テストパタン分配手段と
、複数のシミュレーション手段と、出力データ編集手段
とを含むことにより、大規模な論理回路モデルに対して
、高速に論理検証ができるという効果がある。As explained above, the present invention has the effect that logic verification can be performed at high speed on a large-scale logic circuit model by including a test pattern distribution means, a plurality of simulation means, and an output data editing means. be.
第1図は本発明の一実施例の構成を示すブロック図、第
2図は本実施例の時間的な動作の流れを示す説明図。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 is an explanatory diagram showing the temporal flow of operation of the embodiment.
1・・・テストパタン分配手段、2・・・データ転送手
段、3〜5・・・シミュレーション手段、7・・・出力
データ編集手段。DESCRIPTION OF SYMBOLS 1... Test pattern distribution means, 2... Data transfer means, 3-5... Simulation means, 7... Output data editing means.
Claims (1)
タンを入力し前記テストパタンを複数個のシミュレーシ
ョン手段に分配するテストパタン分配手段と、 前記テストパタン分配手段から1個のテストパタンを入
力し、前記テストパタンに定められたシミュレーション
を行い、その結果として得られた出力データを出力デー
タ編集手段に転送する複数個のシミュレーション手段と
、 複数個の前記シミュレーション手段から得られた出力デ
ータと正解値パタンファイルから読み込んだ正解値パタ
ンとを比較して表示する出力データ編集手段とを備えて
成ることを特徴とする論理検証装置。[Scope of Claims] Test pattern distributing means for inputting a plurality of test patterns read from a test pattern file and distributing the test patterns to a plurality of simulation means; and a test pattern distribution means for distributing one test pattern from the test pattern distributing means. a plurality of simulation means for inputting data, performing a simulation defined in the test pattern, and transmitting the resulting output data to an output data editing means; and output data obtained from the plurality of simulation means. A logic verification device comprising output data editing means for comparing and displaying a correct value pattern read from a correct value pattern file.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1117799A JPH02294844A (en) | 1989-05-10 | 1989-05-10 | Logical verification device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1117799A JPH02294844A (en) | 1989-05-10 | 1989-05-10 | Logical verification device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02294844A true JPH02294844A (en) | 1990-12-05 |
Family
ID=14720572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1117799A Pending JPH02294844A (en) | 1989-05-10 | 1989-05-10 | Logical verification device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02294844A (en) |
-
1989
- 1989-05-10 JP JP1117799A patent/JPH02294844A/en active Pending
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