JPH02291152A - Package for semiconductor-element housing - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パッケージ、特に、半導体素子を収納するた
めの半導体素子収納用パッケージに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a package, and particularly to a package for housing a semiconductor element.
半導体素子を収納するだめのパッケージとして、中央部
に半導体素子が配置されるセラミック基体と、半導体素
子を取り囲むようにセラミック基体上に設けられたセラ
ミック枠体とを備えたものがすでに知られている。As a package for storing a semiconductor element, one is already known that includes a ceramic base in which the semiconductor element is arranged in the center, and a ceramic frame provided on the ceramic base so as to surround the semiconductor element. .
第４図に示すように、従来の半導体素子収納用パッケー
ジは、端子取付け部５１に、セラミック基体５２上に形
成されたストリップライン５３を有している。また、ス
トリップライン５３を両側から挟むように、セラミック
基体５２上にグランドパターン５４が形成されている。As shown in FIG. 4, the conventional semiconductor element housing package has a strip line 53 formed on a ceramic base 52 in a terminal attachment portion 51. As shown in FIG. Further, a ground pattern 54 is formed on the ceramic base 52 so as to sandwich the strip line 53 from both sides.
グランドパクン５４は、セラミック基体５２に形成され
たスルーポール５５を介して金属放熱板５６に接続され
ている。また、セラミック枠体５７内に形成されたスル
ーホール５８を介して、セラミック枠体５７の上面に形
成されたシール用メタライズ層５９にグランドパターン
５４が接続されている。ごこでは、グランドパターン５
４とスルーボール５５ ５８と金属放熱板５６とシール
用メタライズ層５９とによってストリソプライン５３は
取り囲まれており、この結果ス１・リソブライン５３が
シールトされていることになる。The ground pad 54 is connected to a metal heat sink 56 via a through pole 55 formed on the ceramic base 52. Further, the ground pattern 54 is connected to a sealing metallized layer 59 formed on the upper surface of the ceramic frame 57 via a through hole 58 formed in the ceramic frame 57 . Here, ground pattern 5
The striso brine 53 is surrounded by the through balls 55, 58, the metal heat sink 56, and the sealing metallized layer 59, and as a result, the striso brine 53 is sealed.
ところが、前記従来の構成では、セラミック基板・枠体
に小さなスルーボールを形成する必要があり、製造が容
易でない。また、スルーホールによるシールドでは、平
面的なシールトに比べて放射損が大きくなる。さらに、
この構成では、スｌ・リップラインからシールドまでの
距離が比較的長くなるため、セラミンクによる誘電体損
が大きくならざるを得ない。However, in the conventional configuration, it is necessary to form a small through ball on the ceramic substrate/frame, and manufacturing is not easy. Furthermore, a shield using a through hole has a larger radiation loss than a planar shield. moreover,
In this configuration, the distance from the l/slip line to the shield is relatively long, so the dielectric loss due to the ceramic is inevitably large.
一方、基体及び枠体を金属で構成し、枠体下部に切欠き
を設け、スＩ−リンプラインが形成された小型セラミッ
ク部材をその切欠き内に挿入する構成もすでに知られて
いる。On the other hand, a configuration is already known in which the base body and the frame are made of metal, a notch is provided in the lower part of the frame, and a small ceramic member having a slim line formed therein is inserted into the notch.
この従来の構成では、放躬…や誘電体川を小さくするこ
とはできるが、この枠体Ｃこ形成された切欠き内に小型
セラミンク部材を高精度で嵌め込む必要が生じる。この
ため、高い加工精度が要求されるようになり、組立が困
難となって量産性が低下する。In this conventional configuration, although it is possible to reduce the deviation and dielectric material flow, it is necessary to fit the small ceramic member into the notch formed in the frame C with high precision. For this reason, high processing accuracy is required, making assembly difficult and reducing mass productivity.
本発明の目的は、製造容易で量産性が高く、しかも放射
損や誘電体損を小さくできる半導体素子収納用バノゲー
ジを提供することにある。An object of the present invention is to provide a vano gauge for housing semiconductor elements that is easy to manufacture, has high mass productivity, and can reduce radiation loss and dielectric loss.
（課題を解決するだめの手段〕
本発明に係る半導体素子収納用パッケージは、端子取付
け部を有するセラミック基体と、セラミック基体上に設
けられたセラミック枠体と、セラミック基体下に取り伺
りられた金属放熱板とを備えている。前記端子取付け部
は、セラミンク基体内に形成された端子取付け用金属層
と、端子取｛マＪげ用金属層の両側方に間隔を隔てて形
成された切欠きと、セラミソク基体上面から切欠きを経
て金属放熱板に到るシールド用金属層とを有している。(Means for Solving the Problems) A package for storing semiconductor elements according to the present invention includes a ceramic base having a terminal attachment portion, a ceramic frame provided on the ceramic base, and a ceramic frame arranged under the ceramic base. The terminal mounting portion includes a terminal mounting metal layer formed within the ceramic base, and a cutout formed at intervals on both sides of the terminal mounting metal layer. It has a notch and a shielding metal layer extending from the top surface of the ceramic base through the notch to the metal heat sink.
［作用〕
本発明に係る半導体素子収納用バンケージでは、セラミ
ンク基体内に端子取付け用金属層が形成されており、セ
ラミック基体」二面から切欠きを経て金属放熱板に到る
シールド用金属層によって端子取付け用金属層がシール
トされる。このため、端子取｛＝Ｊり用金属層を平面的
なシールド層によって取り囲むことができるようになり
、放射損が小さくなる。また、端子取付け用金属層とシ
ールド用金属層との間隔が近くなるため、セラミソク部
祠による誘電体…も小さくなる。しかも、この構成によ
れば、小型セラミック部材を高精度で加工したり、小さ
なスルーホールを形成したりする必要がなくなるため、
製造が容易となり量産性が向上ずる。[Function] In the semiconductor device storage bunkeage according to the present invention, a metal layer for attaching terminals is formed within the ceramic base, and the metal layer for shielding extends from two sides of the ceramic base through the notch to the metal heat sink. The terminal mounting metal layer is sealed. Therefore, the metal layer for terminal mounting can be surrounded by a planar shield layer, and radiation loss is reduced. In addition, since the distance between the terminal attachment metal layer and the shielding metal layer becomes closer, the dielectric material due to the ceramic socket also becomes smaller. Moreover, with this configuration, there is no need to process small ceramic members with high precision or form small through holes.
Manufacturing becomes easier and mass productivity improves.
〔実施例］
第１図は、本発明の一実施例として、電界効果トランジ
スタを収納するための半導体素子収納用パソケージを示
している。第１図において、この半導体素子収納用パン
ケージは、矩形平板状のセラミック基体１と、セラミソ
ク基体１−１二に設けられたセラミック枠体２と、セラ
ミック枠体２の上面に固定され得る金属製蓋体３と、セ
ラミソク基体１の下面に固着された金属製放熱板４とを
有している。セラミック基体１の中央には、電界効果ｌ
・ランジスタ（図示せず）を収納するための孔５が形成
されており、放熱板４は孔５から上方に露出している。[Embodiment] FIG. 1 shows a pathocage for accommodating a semiconductor element for accommodating a field effect transistor as an embodiment of the present invention. In FIG. 1, this semiconductor element housing pancage includes a rectangular flat ceramic base 1, a ceramic frame 2 provided on the ceramic base 1-12, and a metal frame 2 that can be fixed to the top surface of the ceramic frame 2. It has a lid 3 and a metal heat sink 4 fixed to the lower surface of the ceramic base 1. At the center of the ceramic substrate 1, there is an electric field effect l.
- A hole 5 for accommodating a transistor (not shown) is formed, and the heat sink 4 is exposed upward from the hole 5.
前記枠体２は、一定間隔を隔てて孔５を取り囲む位置に
配置されている。セラミック基体１の長辺と孔５との間
には、１対の端子取付け部６が配置されている。この端
子取イ」レノ部６ぱ、それぞれセラミンク基休１の中央
部に対向姿勢で配置されている。The frame body 2 is arranged at a position surrounding the hole 5 at regular intervals. A pair of terminal attachment parts 6 are arranged between the long sides of the ceramic base 1 and the holes 5. These terminal handles 6 are arranged in opposing positions in the center of the ceramic base 1, respectively.
第２図に示すように、端子取付け部６は、パッケージ外
部側に配置された外部端子取付け用凹部１１と、その凹
部１１に対応ずる位置において孔５側に設けられた内部
端子取付け用凹部１２とを有している。両凹部１１の両
側方には、間隔を隔てて、それぞれ上下方向に延びる溝
１３．１４が配置されている。溝１．３．１４の下端は
、放熱板４によって閉しられている。As shown in FIG. 2, the terminal mounting portion 6 includes an external terminal mounting recess 11 disposed on the outside of the package, and an internal terminal mounting recess 12 provided on the hole 5 side at a position corresponding to the recess 11. It has Grooves 13 and 14 extending in the vertical direction are arranged at intervals on both sides of both recesses 11. The lower end of the groove 1.3.14 is closed by a heat sink 4.
凹部１１，１２の底面には、１本の帯状の端子取付け用
金属層１５が形成されている。金属層１５は、凹部１１
側からセラミ・７ク基体１内を連続的に延び四部１２に
達している。凹部１１内において金属層１５には、人出
力端子１６の一端が接続されている。また、凹部１２内
において金属層１５には、図示しない電界効果１一ラン
ジスタの端子が接続される。１対の溝１３．１４間にお
いて、セラミック基体１の上面にはシールド用金属層１
７が形成されている。金属層１７は、凹部１ｌをわずか
な間隔を隔てて取り囲んでいる。金属層１７ぱ、凹部１
１側から凹部１２側に連続的に延び、凹部１２を取り囲
むように孔５側に延びている。A strip-shaped terminal attachment metal layer 15 is formed on the bottom surfaces of the recesses 11 and 12. The metal layer 15 has the recess 11
It extends continuously inside the ceramic substrate 1 from the side and reaches the fourth part 12. One end of a human output terminal 16 is connected to the metal layer 15 within the recess 11 . Further, a terminal of a field effect transistor (not shown) is connected to the metal layer 15 in the recess 12. A shielding metal layer 1 is provided on the upper surface of the ceramic substrate 1 between the pair of grooves 13 and 14.
7 is formed. The metal layer 17 surrounds the recess 1l with a slight interval therebetween. Metal layer 17, recess 1
It extends continuously from the first side to the recess 12 side, and extends to the hole 5 side so as to surround the recess 12.
なお、枠体２の下方に配置された金属層１４の部分は、
幅が狭く設定されている。これは、枠体２と基体１との
セラミンク同士の接触面積を大きくすることによって、
枠体２の固着強度を向上させるためである。四部１１周
辺の金属層１７は、溝ｌ３の側壁面を連続的に下方に延
び、金属製放熱板２に達している。また、凹部１２周辺
の金属層１７は、溝１４内を連続的に下方に延び、金属
製放熱板４に達している。これによって、金属層１７が
接地された状態となる。セラミック基体１の下面全面に
は、放熱板４を接着するための金属層１Ｂが形成されて
いる。また、枠体２の上端面には、蓋体３を接着ずるた
めの金属層１９が設けられている。Note that the portion of the metal layer 14 located below the frame 2 is
The width is set narrow. This is achieved by increasing the contact area between the ceramic pieces of the frame 2 and the base 1.
This is to improve the fixing strength of the frame 2. The metal layer 17 around the four parts 11 extends continuously downward on the side wall surface of the groove l3 and reaches the metal heat sink 2. Further, the metal layer 17 around the recess 12 continuously extends downward within the groove 14 and reaches the metal heat sink 4 . This brings the metal layer 17 into a grounded state. A metal layer 1B for bonding the heat sink 4 is formed on the entire lower surface of the ceramic base 1. Further, a metal layer 19 for adhering the lid 3 is provided on the upper end surface of the frame 2.
なお、金属層１５．１７，１８．１９は、たとえば、タ
ングステン、モリブテン、マンガン等の高融点金属から
構成されている。Note that the metal layers 15.17 and 18.19 are made of, for example, a high melting point metal such as tungsten, molybdenum, and manganese.
上述の構成によれば、端子取付け部６の金属層１５は、
金属層１７，１．８によって比較的近い位置で取り囲ま
れている。また、金属層１７．１８は、金属層１５を面
状に取り囲んでいる。したがって、金属フレームを使用
しなくても、信号の放射損を極力押さえることができる
。また、セラミソクによる誘電体損を押さえることもで
きる。According to the above configuration, the metal layer 15 of the terminal attachment part 6 is
It is surrounded relatively closely by metal layers 17, 1.8. Further, the metal layers 17 and 18 surround the metal layer 15 in a planar manner. Therefore, signal radiation loss can be suppressed as much as possible without using a metal frame. Furthermore, dielectric loss due to ceramic insulation can be suppressed.
次に、」二述の半導体素子収納用パッケージの製造方法
を説明する。Next, a method of manufacturing the semiconductor element storage package described in "2" will be explained.
まず、第１図に示すような矩形状に形成された未焼成セ
ラミック基体（グリーンシー１・）を製造する。この場
合には、孔５を有する２枚のグリーンシーｌ−１ａ，］
．ｂを重ね合わゼることによって製造される。第３図に
示すように、上側のグリンシーｌ− １ ａには、孔５
及び凹部形成用の切欠き１１ａ．１２ａが形成される。First, an unfired ceramic substrate (Green Sea 1) formed into a rectangular shape as shown in FIG. 1 is manufactured. In this case, two green sheets l-1a with holes 5,]
．． It is manufactured by superimposing 2.b. As shown in Fig. 3, the upper green seal l-1a has a hole 5.
and a notch 11a for forming a recess. 12a is formed.
また、両切欠き］ｌａ １２ａの両側方には、溝形成
用の切欠き１３ａ １４ａが形成される。さらに、グ
リーンシ一トｌａの上面及び切欠き］−３ａ，１４ａの
側壁面には、金属層１７が形成される。一方、グリンシ
ー｝１ａの下側に重ね合わされるグリーンシ一ト１ｂに
は、切欠きｌｌａ，１２ａに対応する位置に金属層１５
が形成される。また、切欠き１３ａ．１４ａに対応ずる
位置には、切欠き１３ｂ１４ｂが形成される。切欠き１
３ｂ，１４ｂの側壁面及び切欠き１３ｂと切欠き１４ｂ
との間のグリーンシ一ト」二面には金属層１７が形成さ
れる。Further, groove forming notches 13a and 14a are formed on both sides of the double notches la 12a. Further, a metal layer 17 is formed on the upper surface of the green sheet la and the side wall surfaces of the notches 3a and 14a. On the other hand, the green sheet 1b which is superimposed on the lower side of the green sheet 1a has a metal layer 15 at a position corresponding to the notches lla and 12a.
is formed. Moreover, the notch 13a. A notch 13b14b is formed at a position corresponding to 14a. Notch 1
Side wall surfaces of 3b and 14b and notches 13b and 14b
A metal layer 17 is formed on two surfaces of the green sheet between the two surfaces.
さらに、グリーンシ一ト１ｂの裏面全面には金属層１Ｂ
が形成される。さらに、上面に金属層１９が塗布された
セラミック枠体２と、グリーンシー１−１ａ，ｌｂと同
し大きさに形成された金属製放熱板４とを用意する。Furthermore, a metal layer 1B is provided on the entire back surface of the green sheet 1b.
is formed. Furthermore, a ceramic frame 2 whose upper surface is coated with a metal layer 19 and a metal heat sink 4 formed to have the same size as the green seas 1-1a and 1-1b are prepared.
次に、グリーンシート１ａ．１ｂと枠体２とを重ね合わ
ゼで焼成し、基体１と枠体２とが一体的に固定された部
材を得る。そして、セラミソク基体１の下面に放熱板４
をろう付けずる。Next, green sheet 1a. 1b and the frame 2 are overlapped and fired to obtain a member in which the base 1 and the frame 2 are integrally fixed. A heat dissipation plate 4 is placed on the bottom surface of the ceramic base 1.
solder.
次に、孔５内に電界効果１・ランジスタ等を収納・固定
し、電界効果１・ランジスタ等の各電極と四部１２内の
金属層１５との間をワイヤーボンデイングによって接続
する。また、外側の凹部１１内の金属層１５に入出力端
子１６を接続する。さらに、枠体２の上面に蓋体３をろ
う付けすることにより枠体２内を気密封止する。Next, the field effect 1, transistor, etc. is housed and fixed in the hole 5, and each electrode of the field effect 1, transistor, etc. and the metal layer 15 in the four parts 12 are connected by wire bonding. Moreover, the input/output terminal 16 is connected to the metal layer 15 inside the outer recess 11 . Furthermore, the inside of the frame 2 is hermetically sealed by brazing the lid 3 onto the upper surface of the frame 2.
この場合には、小さなスルーホールを設けたり、小型で
扱いにくいセラミソク部材を使用する必要がないので、
製造が容易となり、量産性が高い。In this case, there is no need to create small through holes or use small and difficult to handle ceramic parts.
It is easy to manufacture and has high mass productivity.
なお、上述の実施例では１つの端子取付け部に１９の端
子が取り付けられる構造を説明したが、複数の端子が取
り付けられる構造としても本発明を同様に実施すること
ができる。この場合には、第１図及び第２図に示す取付
け部の構造が並列的に複数配置されることになる。また
、枠体と基体】 Ｏ
との接着強度が問題にならない場合には、枠体２の下方
における金属層１７の幅を狭くする必要はない。In addition, although the above-mentioned Example demonstrated the structure in which 19 terminals are attached to one terminal attachment part, this invention can be similarly implemented also as a structure in which a plurality of terminals are attached. In this case, a plurality of attachment portion structures shown in FIGS. 1 and 2 are arranged in parallel. Further, if the adhesive strength between the frame and the base [O 2 ] is not a problem, it is not necessary to narrow the width of the metal layer 17 below the frame 2.
本発明に係る半導体素子収納用バノケージによれば、上
述のような端子取付け用金属層と切欠きとシールド用金
属層とを端子取付け部に設けたので、製造が容易で量産
性が高く、しかも放射損や誘電体損を小さくできる半導
体素子収納用パンケージを実現できる。According to the vanocage for storing semiconductor elements according to the present invention, since the terminal mounting metal layer, notch, and shielding metal layer as described above are provided in the terminal mounting portion, manufacturing is easy and mass productivity is high. It is possible to realize a pancase for storing semiconductor elements that can reduce radiation loss and dielectric loss.
第１図は本発明の一実施例の一部分解斜視図、第２図は
その拡大部分図、第３図は第２図に相当する部分の分解
斜視図、第４図は従来例の第２図に相当する図である。
１・・・セラミック基体、２・・・セラミンク枠体、４
・・・放熱板、６・・・端子取付け部、１３．１４・・
・溝、１５・・・端子取付け用金属層、１７・・・シー
ルド用金属層。
符開平
Ｚ
Ｚ９１１．）Ｚ（．１）ノ
第
図
ｂｂFig. 1 is a partially exploded perspective view of an embodiment of the present invention, Fig. 2 is an enlarged partial view thereof, Fig. 3 is an exploded perspective view of a portion corresponding to Fig. 2, and Fig. 4 is a second embodiment of the conventional example. FIG. 1... Ceramic base, 2... Ceramic frame, 4
... Heat sink, 6... Terminal mounting part, 13.14...
- Groove, 15...metal layer for terminal attachment, 17...metal layer for shielding. Sign open flat Z Z911. )Z(.1) diagram bb
Claims (1)
ッケージであって、 端子取付け部を有するセラミック基体と、 前記セラミック基体上に設けられたセラミック枠体と、 前記セラミック基体下に取り付けられた金属放熱板とを
備え、 前記端子取付け部は、前記セラミック基体内に形成され
た端子取付け用金属層と、前記端子取り付け用金属層の
両側方に間隔を隔てて形成された切欠きと、前記セラミ
ック基体上面から前記切欠きを経て前記金属放熱板に到
るシールド用金属層とを有している、 半導体素子収納用パッケージ。(1) A semiconductor device storage package for storing a semiconductor device, which includes: a ceramic base having a terminal attachment portion; a ceramic frame provided on the ceramic base; and a metal attached below the ceramic base. a heat dissipation plate, and the terminal mounting portion includes a terminal mounting metal layer formed in the ceramic base, a notch formed at intervals on both sides of the terminal mounting metal layer, and a terminal mounting portion formed in the ceramic base. A package for housing a semiconductor element, comprising: a shielding metal layer extending from the top surface of the base through the notch to the metal heat sink.
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|---|---|---|---|
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Publications (2)
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| JP2669892B2 JP2669892B2 (en) | 1997-10-29 |
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1989
- 1989-04-28 JP JP11168689A patent/JP2669892B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6043556A (en) * | 1997-02-27 | 2000-03-28 | Kyocera Corporation | High-frequency input/output feedthrough and package for housing high-frequency semiconductor element using same |
| US6365961B1 (en) | 1997-02-27 | 2002-04-02 | Kyocera Corporation | High-frequency input/output feedthrough and package for housing high-frequency semiconductor element using same |
| US6774748B1 (en) | 1999-11-15 | 2004-08-10 | Nec Corporation | RF package with multi-layer substrate having coplanar feed through and connection interface |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2669892B2 (en) | 1997-10-29 |
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