JPH02284253A - Data transfer device - Google Patents

Data transfer device

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Publication number
JPH02284253A
JPH02284253A JP10443089A JP10443089A JPH02284253A JP H02284253 A JPH02284253 A JP H02284253A JP 10443089 A JP10443089 A JP 10443089A JP 10443089 A JP10443089 A JP 10443089A JP H02284253 A JPH02284253 A JP H02284253A
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JP
Japan
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data
memory
bus
register
data transfer
Prior art date
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Pending
Application number
JP10443089A
Other languages
Japanese (ja)
Inventor
Shigemi Adachi
茂美 足立
Takashi Inagawa
稲川 隆
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
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Publication of JPH02284253A publication Critical patent/JPH02284253A/en
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Abstract

PURPOSE:To efficiently execute data transfer by providing a control part to execute the mutual data transfer among a main memory and plural I/O memories between a high speed bus and a low speed bus. CONSTITUTION:In the case of the data transfer from the main memory 2 of 32-bit width to the I/O memory 9 of 16-bit width, the data transfer control device 3 reads the data of 4-bytes out of a source address (main memory), and takes it once in a data register in the data transfer control device 3, and releases a bus. After that, the source address is updated into the next address. On the contrary, in the case of the data transfer from the I/O memory 9 of 16-bits to the 32-bits main memory 2, after the data of 4-bytes is prepared by accessing the data of 2-bytes two times from the I/O memory 9, the data is written in the main memory 2. Thus, the data transfer can be efficiently executed while suppressing the fall of the throughput of a main memory bus and a CPU.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータシステムにおけるメモリ間のデ
ータ転送に係わり、特にメモリバスの幅が大きい高速バ
スを有するメインメモリとメモリバスの幅が小さい低速
バスを有するI/Oメモリ間のデータ転送装置に関する
ものである。
Detailed Description of the Invention [Field of Industrial Application] The present invention relates to data transfer between memories in a computer system, and particularly relates to a main memory having a high-speed bus with a large memory bus width and a low-speed main memory with a small width memory bus. The present invention relates to a data transfer device between I/O memories having a bus.

〔従来の技術〕[Conventional technology]

単にメモリーメモリ間のデータ転送に係わる従来技術と
しては、例えば、特開昭63−98755号公報に記載
されているように、ダイレクトメモリアクセス(以下D
MAと略記)制御装置に2組のアドレスデータを同一信
号線に時系列に出力するDMA制御回路を使用すること
により、バス間のDMA制御を簡易に行うようにする装
置、及び。
As a conventional technology simply related to data transfer between memories, for example, direct memory access (hereinafter referred to as D
(abbreviated as MA) A device that facilitates DMA control between buses by using a DMA control circuit that outputs two sets of address data to the same signal line in time series to a control device;

特開昭63−/O3351号公報に記載されているよう
に、転送元、転送先の2つのアドレスの異なる記憶装置
にアクセスして、1マシーンサイクルで1ワードの記憶
装置間転送を実現することにより、高速大量データの処
理を可能とする回路等がある。
As described in Japanese Patent Application Laid-open No. 63-03351, it is possible to transfer one word between storage devices in one machine cycle by accessing two storage devices with different addresses, a transfer source and a transfer destination. There are circuits that enable high-speed processing of large amounts of data.

しかし、近年のマイクロプロセッサの高速化に伴い、プ
ロセッサとメインメモリ間のメモリバスのスループット
の向上が益々重要になり、メインメモリが接続されるメ
モリバスの幅は、16ビツトから32ビツト、32ビツ
トから64ビツトと拡大されてきている。また、一方で
は、コンピュータシステムに接続される各種I/Oは、
従来の安価なハードウェアを流用できることが望ましく
、例えば、32ビツトデ一タ幅のメインメモリバスに1
6ビツトデータ幅の■/○を接続する方法等が必要とな
っている。
However, as microprocessors have become faster in recent years, it has become increasingly important to improve the throughput of the memory bus between the processor and main memory, and the width of the memory bus to which the main memory is connected has increased from 16 bits to 32 bits to 32 bits. Since then, it has been expanded to 64 bits. On the other hand, various I/Os connected to the computer system are
It is desirable to be able to use conventional inexpensive hardware; for example, one
A method for connecting ■/○ with a 6-bit data width is required.

上記のメモリーメモリ間のダイレクトメモリアクセスに
関する、特開昭63−98755号公報、及び、特開昭
63−/O3351号公報記載の技術では、データ幅の
異なるバスに接続されるメモリ間のダイレクトメモリア
クセスに適用することは出来ない。
The technology described in Japanese Patent Laid-Open No. 63-98755 and Japanese Patent Laid-Open No. 63-03351 regarding direct memory access between memories mentioned above provides direct memory access between memories connected to buses with different data widths. It cannot be applied to access.

この問題を解決するための従来技術としては、例えば、
上記のように、メインメモリのデータ幅が32ビツトで
、I/Oメモリのデータ幅が16ビツトの場合、32ビ
ツトバスと16ビツトバス間に簡単な回路を付加するこ
とにより、メインプロセッサの命令で両メモリの違いを
意識せずにアクセスすることを可能とする方法がある。
Conventional techniques for solving this problem include, for example,
As mentioned above, if the main memory data width is 32 bits and the I/O memory data width is 16 bits, by adding a simple circuit between the 32-bit bus and the 16-bit bus, the main processor's instructions can There is a method that allows access without being aware of the difference in memory.

つまり、メインプロセッサからI/Oメモリへの32ビ
ツトデータライトアクセスの場合、これを、簡単なハー
ドウェアを付加した回路により、16ビツトデータの2
回に分けて、■/○メモリに書き込む。
In other words, in the case of a 32-bit data write access from the main processor to the I/O memory, this can be done using a circuit with simple hardware added to the 16-bit data.
Divide into times and write to ■/○ memory.

また、リードアクセスの場合には、16ビツトデータで
I/Oメモリから2回リードし、バッファリングにより
、32ビツトデータ転送を行うものがある。
Further, in the case of read access, some devices read 16-bit data from the I/O memory twice and perform buffering to transfer 32-bit data.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

現在、急激なプロセッサの性能向上にメモリ及びI/O
バスの性能が付いて行けず、システムとして、性能的な
アンバランスが目だってきている。
Currently, memory and I/O are rapidly improving in processor performance.
The performance of the bus cannot keep up, and the performance imbalance of the system is becoming noticeable.

即ち、従来の技術において、データ幅およびブタ転送速
度の異なる2つのメモリバス間のデータ転送装置では、
メインプロセッサの命令(例えば、MVC)で大量のデ
ータをメインメモリと工/○為、CPU、バスのスルー
プットが低下し、システム性能向上のネックとなってい
る。
That is, in the conventional technology, in a data transfer device between two memory buses having different data widths and transfer speeds,
Because the main processor's instructions (for example, MVC) transfer a large amount of data to the main memory, the throughput of the CPU and bus decreases, which becomes a bottleneck in improving system performance.

この開運は、特に、入出力制御機構内のマイクロプロセ
ッサがアクセスするメモリを、メインプロセッサがメイ
ンプロセッサのアドレス空間のなかでアクセス可能とし
、データ転送をメインプロセッサの命令により行うI/
Oメモリを接続するとき顕著となる。
This good fortune is particularly important because the memory accessed by the microprocessor in the input/output control mechanism can be accessed by the main processor within the address space of the main processor, and data transfer is performed by instructions from the main processor.
This becomes noticeable when connecting O memory.

例えば、上記簡単なハードウェアを付加した回路による
従来技術のデータ転送装置においては、ライトおよびリ
ードのいずれの場合にも、メインプロセッサは、16ビ
ツトバスの2回のメモリアクセスが終了するまで、メモ
リアクセス待ちでウェイトし、且つ、この間メインメモ
リバスのバス権は占有されつづけることになる。このと
きI/Oメモリが安価なものであれば、通常、そのアク
セス速度は低速であり、且つ、I/Oメモリに付加され
ているマイクロプロセッサとのアクセス競合回避のため
、待ち時間が発生することがあり、その待ち時間は、メ
インメモリのアクセス時間の/O倍以上となることがあ
る。従って、メインプロセッサからのI/Oメモリへの
アクセスは、メインメモリバススループット低下を招く
ことになる。
For example, in the conventional data transfer device using the above-mentioned simple hardware-added circuit, in both write and read cases, the main processor does not access the memory until two memory accesses on the 16-bit bus are completed. During this period, the bus right of the main memory bus continues to be occupied. At this time, if the I/O memory is cheap, its access speed is usually slow, and waiting time occurs to avoid access contention with the microprocessor attached to the I/O memory. In some cases, the waiting time may be more than /O times the main memory access time. Therefore, access to the I/O memory from the main processor results in a reduction in main memory bus throughput.

I/Oメモリへの制御データの書き込み、T/○メモリ
内のステータスデータの読み取りは、せいぜい数バイト
であり、且つ、頻発することもないので、システム性能
への影響は少ないが、メインメモリと工/○メモリ間の
データ転送を大量に行う場合には、メインメモリバスの
スルーブッI・低下は大きな問題となり、CPUスルー
プットの性能低下を招くのみならず、磁気デイスプレィ
などの高スループツトが要求される工/○メモリのDM
Aが、オーバーランするといった問題を生じる可能性が
ある。
Writing control data to I/O memory and reading status data in T/○ memory is at most a few bytes and does not occur frequently, so it has little impact on system performance, but it does not affect main memory and When a large amount of data is transferred between memories, a drop in throughput on the main memory bus becomes a major problem, which not only causes a drop in CPU throughput performance, but also requires high throughput for magnetic displays, etc. Engineering/○Memory DM
A may cause a problem such as overrun.

以上述べたように、従来の技術において、データ幅、ア
クセス時間が異なるメモリ間のデータ転送を行う場合、
メインメモリバスのスループットに大きな悪影響を与え
る等問題があった。
As mentioned above, in the conventional technology, when transferring data between memories with different data widths and access times,
There were problems such as a large negative impact on the throughput of the main memory bus.

この間5解決するためには、メインメモリと甥I I/Oメモリ間のデータ転送を、メインプロセッサから
独立させ、メモリーメモリ間のダイレクトメモリアクセ
スによって実現し、低速バスアクセスにより、高速バス
のバス権を占有しないような制御が必要である。
In order to solve this problem, the data transfer between the main memory and the nephew I/O memory should be made independent of the main processor, realized by direct memory access between the memories, and low-speed bus access can be used to gain bus control over the high-speed bus. It is necessary to control the area so that it does not monopolize the area.

本発明の目的は、これら従来技術の課題を解決し、デー
タ幅が大きく、アクセス時間が高速なメインメモリと、
データ幅が小さくアクセス時間が低速なI/Oメモリ間
のデータ転送を、メインメモリバスのスループット低下
を招くことなく、且つ、CPUのスループット低下も抑
え、効率良く行うことを可能とし、システムの性能を向
上させるデータ転送装置を提供することである。
The purpose of the present invention is to solve the problems of these conventional techniques, and to provide a main memory with a large data width and a fast access time.
Data transfer between I/O memories with small data widths and slow access times can be performed efficiently without reducing the throughput of the main memory bus and by suppressing the decline in CPU throughput, improving system performance. An object of the present invention is to provide a data transfer device that improves the performance.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的を達成するため、本発明のデータ転送装置は、
データ幅およびデータ転送速度の異なる2つのバスを有
し、データ幅が大きく転送速度の速い高速バスには高速
のメインメモリ、データ幅が小さく転送速度の遅い低速
バスには低速のI/Oメモリが複数接続され、工/Oメ
モリおよびメインメモリ共に、高速バスに接続されたメ
インプロセッサからアクセス可能なシステムにおいて。
In order to achieve the above object, the data transfer device of the present invention includes:
It has two buses with different data widths and data transfer speeds; the high-speed bus with large data width and high transfer speed uses high-speed main memory, and the low-speed bus with small data width and low transfer speed uses low-speed I/O memory. In a system in which multiple processors are connected, and both the I/O memory and the main memory are accessible from the main processor connected to a high-speed bus.

高速バスおよび低速バスの間に、メインメモリおよび複
数のI/Oメモリ相互間のデータ転送を、内蔵するマイ
クロプログラムの制御により両メモリをアクセスして実
行する制御部を設けたことを特徴とする。
A control unit is provided between the high-speed bus and the low-speed bus to execute data transfer between the main memory and the plurality of I/O memories by accessing both memories under the control of a built-in microprogram. .

〔作用〕[Effect]

本発明におけるデータ転送装置は、高速バス、低速バス
の間に介在し、内蔵されるマイクロプログラム制御のも
とで、両方のバスから、それぞれのバスに接続されるメ
インメモリ、工/Oメモリにアクセスできる。
The data transfer device according to the present invention is interposed between a high-speed bus and a low-speed bus, and under the control of a built-in microprogram, transfers information from both buses to main memory and process/O memory connected to each bus. Can be accessed.

そして、両メモリのデータ幅が異なる転送の場合1例え
ば、32ビツト幅のメインメモリから16ビツト幅のI
/Oメモリへのデータ転送の場合、ソースアドレス(メ
インメモリ)から4バイトのデータを読みだし、−旦、
データ転送装置内のデータレジスタに取り込む、これに
より、高速メモリのバス権は放棄されバスは開放される
In the case of transfer in which the data widths of both memories are different1, for example, from a 32-bit wide main memory to a 16-bit wide I
/O When transferring data to memory, read 4 bytes of data from the source address (main memory), and then
The data is loaded into a data register in the data transfer device, thereby relinquishing the bus right to the high-speed memory and releasing the bus.

ソースアドレスはこの後、次アドレスへ更新される。The source address is then updated to the next address.

上記と逆に、16ビツトのI/Oメモリから、32ビツ
トメインメモリへデータ転送する場合には、工/Oメモ
リから2バイトのデータを2回アクセスし、4バイトの
データを作成した後、メインメモリへの書き込みを実行
する。
Contrary to the above, when transferring data from 16-bit I/O memory to 32-bit main memory, access 2-byte data from I/O memory twice to create 4-byte data, and then Executes writing to main memory.

〔実施例〕〔Example〕

以下本発明の実施例を1図面により詳細に説明する。 Embodiments of the present invention will be described in detail below with reference to one drawing.

第1図は、本発明を施したシステムの構成を示すブロッ
ク図である。
FIG. 1 is a block diagram showing the configuration of a system implementing the present invention.

メインプロセッサ1.メインメモリ2、本発明によるデ
ータ転送装置3、バス制御装置8.I/Oメモリ9.D
MAl/O/O.16ビツトデータハス11.32ビツ
ト高速データバス12、により構成されている。
Main processor 1. Main memory 2, data transfer device 3 according to the invention, bus control device 8. I/O memory9. D
MAl/O/O. It consists of a 16-bit data bus 11 and a 32-bit high-speed data bus 12.

データ転送装置3は、バス制御装置8と共に、16ビツ
トデータバス11、及び32ビツト高速データバス12
に接続される。
The data transfer device 3, together with the bus control device 8, has a 16-bit data bus 11 and a 32-bit high-speed data bus 12.
connected to.

メインメモリ2、I/Oメモリ9の間の種々の組合せが
考えられるメモリーメモリ間のデータ転送は、データ転
送装置3により実行される。
Data transfer between the main memory 2 and the I/O memory 9, in which various combinations are possible, is executed by the data transfer device 3.

例えば、32ビツト幅のメインメモリから16ビツト幅
のI/Oメモリへのデータ転送の場合、ソースアドレス
(メインメモリ)から4バイトのデータを読みだし、−
旦、データ転送装置内のデータレジスタに取り込む。こ
れにより、高速メモリのバス権は放棄されバスは開放さ
れる。
For example, in the case of data transfer from 32-bit wide main memory to 16-bit wide I/O memory, 4 bytes of data are read from the source address (main memory) and -
The data is then taken into the data register in the data transfer device. As a result, the bus right to the high-speed memory is relinquished and the bus is released.

ソースアドレスはこの後、次アドレスへ更新される。The source address is then updated to the next address.

次に、このデータを、16ビツト幅のI/Oメモリに書
き込むため、データ転送装置内のアライナあるいは、シ
フタにより、上位2バイトを選択し、低速メモリのデス
ティネーションアドレスに書き込む。
Next, in order to write this data to a 16-bit wide I/O memory, the upper 2 bytes are selected by an aligner or shifter in the data transfer device and written to the destination address of the low-speed memory.

デスティネーションアドレスを更新した後、下位2バイ
トを次のアドレスに書き込み、転送バイトカウント−4
を行うことにより動作が完了する6が0″となるまで繰
返し実行される。
After updating the destination address, write the lower 2 bytes to the next address, transfer byte count - 4
By doing this, the operation is completed.The operation is repeated until 6 becomes 0''.

これらの一連の動作は、ハードワイヤードロジックで実
行するには複雑であるが、マイクロプログラム制御下で
実行する場合には、容易である。
These series of operations are complex to perform with hardwired logic, but are easy to perform under microprogram control.

上記と逆に、16ビツトの■/○メモリから、32ビツ
トメインメモリへデータ転送する場合には、I/Oメモ
リから2バイトのデータを2回アクセスし、4バイトの
データを作成した後、メインメモリへの書き込みを実行
する。
Contrary to the above, when transferring data from 16-bit ■/○ memory to 32-bit main memory, access 2-byte data from I/O memory twice, create 4-byte data, and then Executes writing to main memory.

この間のソースアドレス、デスティネーションアドレス
、転送バイトカウントの更新は上記と同様である。
During this time, updates of the source address, destination address, and transfer byte count are the same as above.

このようにして、データ幅の大きな高速バスに接続され
るメモリと、データ幅の小さな低速バスに接続されるメ
モリ間の種々の組合せのデータ転送が、メインプロセッ
サから独立して実行可能であり、メインプロセッサの処
理能力性能向上を図ることが出来る。更に、データ転送
のための高速バスのバス権を占有する時間が、低速バス
に接続されるメモリのアクセス時間に影響されず、最小
限にすることが可能で、高速バスのスルーグツ1〜低下
を避けることが可能となり、システム性能向上に大きな
効果をもたらす。
In this way, various combinations of data transfer between memory connected to a high-speed bus with a large data width and memory connected to a low-speed bus with a small data width can be performed independently of the main processor, It is possible to improve the processing capacity of the main processor. Furthermore, the time taken to occupy the bus right of the high-speed bus for data transfer is not affected by the access time of the memory connected to the low-speed bus, and can be minimized, reducing the throughput of the high-speed bus. This makes it possible to avoid this problem and has a significant effect on improving system performance.

また、メモリーメモリ間のデータ転送においては、アド
レスミスアラインの問題がある。即ち、転送先と転送元
との先頭アドレスの下2ビットが異なる場合には、転送
元の複数のワード(アクセス幅のバイト数)を合成し、
転送先の1ワードをシステム的に禁止し、ソフトウェア
を作成することも可能であるが、本発明では、マイクロ
プログラム制御のもとで、このようなミスアライン処理
も比較的容易に処理可能としたものである。
Further, in data transfer between memories, there is a problem of address misalignment. That is, if the lower two bits of the start address of the transfer destination and transfer source are different, multiple words (the number of bytes of the access width) of the transfer source are combined,
Although it is possible to create software that systematically prohibits one word at the transfer destination, the present invention allows such misalignment processing to be handled relatively easily under microprogram control. It is.

第2図は、第1図におけるデータ転送装置3の詳細を示
すブロック図である。
FIG. 2 is a block diagram showing details of the data transfer device 3 in FIG. 1.

ROM30にはマイクロプログラムが格納され。A microprogram is stored in the ROM30.

マイクロプログラムカウンタ32のアドレスにより、デ
ータが読みだされ、マイクロデータレジスタ31に格納
される。マイクロプログラムのシーケンス制御は、マイ
クロシーケンス制御部34により行われる。マイクロデ
ータレジスタ31に読みだされたマイクロ命令は、デコ
ーダ35によりデコードされ、各種レジスタのリード、
ライト。
Data is read out according to the address of the microprogram counter 32 and stored in the microdata register 31. Sequence control of the microprogram is performed by the microsequence control section 34. The microinstruction read into the microdata register 31 is decoded by the decoder 35, and the microinstruction is read out from various registers.
light.

および演算器ALU48の制御を行う。and controls the arithmetic unit ALU48.

32ビツトデータバス12には、データ線MDT(32
〜0−P)66、アドレス線MADR(31〜2−P)
68.各種バス制御線69により、入出力ドライバ59
,60.61.62を介して接続され、バスのタイミン
グ制御は、32ビツトバス制御部63によって制御され
る。
The 32-bit data bus 12 includes a data line MDT (32
~0-P) 66, address line MADR (31-2-P)
68. The input/output driver 59 is controlled by various bus control lines 69.
, 60, 61, and 62, and bus timing control is controlled by a 32-bit bus controller 63.

16ビツトデータバス11には、データ線DT(15〜
0−P)70.アドレス線ADR(27〜1−P)71
.各種バス制御1%72により、入出力ドライバ43,
44.45を介して接続され。
The 16-bit data bus 11 includes data lines DT (15 to
0-P)70. Address line ADR (27-1-P) 71
.. By various bus control 1%72, input/output driver 43,
Connected via 44.45.

バスのタイミング制御は、16ビツトバス制御部42に
よって制御される。
Bus timing control is controlled by a 16-bit bus controller 42.

レジスタMMAR46には、メインメモリ2へのアクセ
スアドレスが格納され、レジスタMMDR(0)56に
は、読み込まれたデータが格納される。レジスタMMD
R(0)56のデータは、新しく書き込まれるとき、レ
ジスタMMDR(1)57にシフトインされる。これに
より、連続したメインメモリ2上の8バイトをMMDR
(0)56とMMDR(1)57に保持する事が出来る
Register MMAR46 stores an access address to main memory 2, and register MMDR(0)56 stores read data. Register MMD
The data in R(0) 56 is shifted into register MMDR(1) 57 when newly written. As a result, 8 bytes on continuous main memory 2 are transferred to MMDR.
It can be held in (0) 56 and MMDR (1) 57.

MMBW51にはメインメモリ2への書き込みデータが
格納される。
Write data to the main memory 2 is stored in the MMBW 51 .

アライナ52により、レジスタMMDR(1)57とレ
ジスタMMDR(0)56(7)連続した8バイトから
、任意の連続した4バイトを出力することが出来る。8
バイト中のどこを出力するかは、MALNC53に格納
されているアライナ制御データにより決定される。
The aligner 52 can output any consecutive 4 bytes from the 8 consecutive bytes of register MMDR(1) 57 and register MMDR(0) 56(7). 8
Which byte to output is determined by aligner control data stored in the MALNC 53.

メインプロセッサ1は、入出力命令により、データ転送
装置3内の制御レジスタの幾つかをリド、ライト可能で
、レジスタCTR54,レジスタADR55は、メイン
プロセッサ入出力命令により、ライト可であり、レジス
タ5TR58はり。
The main processor 1 can read and write some of the control registers in the data transfer device 3 by an input/output command, and the register CTR54 and register ADR55 can be written by the main processor input/output command. .

−ド可である。− is possible.

レジスタCTR54は、制御レジスタであり、メインプ
ロセッサが、メモリーメモリのデータ転示をする場合な
どに使用される。レジスタCTR54はマイクロプログ
ラムによりリセットが可能となっている。
Register CTR54 is a control register, and is used when the main processor transfers data in the memory. Register CTR54 can be reset by a microprogram.

レジスタADR55は、メモリーメモリのデータ転送に
必要なパラメータが格納されるメインメモリ2内のアド
レスがライトされる。
The register ADR55 is written with an address in the main memory 2 where parameters necessary for data transfer of the memory are stored.

レジスタ5TR58はステータスレジスタであり、デー
タ転送の終了や内部状態を表示するのに持ちいられ、デ
ータ転送の終了を表示するビットは、割込み信号INT
67として出力され、メインプロセッサ1に割込みを掛
けることが出来る。
Register 5TR58 is a status register and is used to indicate the end of data transfer and internal status.The bit that indicates the end of data transfer is the interrupt signal INT.
67, and can interrupt the main processor 1.

レジスタMAR41には、16ビツトデータバス11に
接続されるI/Oメモリ9へのアクセスアドレスが格納
される。
Register MAR41 stores an access address to I/O memory 9 connected to 16-bit data bus 11.

レジスタMDR(0)38は読み込まれたデータを格納
するレジスタであり、レジスタMDR(0)38のデー
タは、 Frt、<−zき込まれるときレジスタMDR
(1)37にシフトインされ、レジスタMDR(1)3
7のデータはレジスタMDR(2)36す上の6バイト
をMDR(0)38〜(2)36に保持できる。
Register MDR (0) 38 is a register that stores the read data, and the data of register MDR (0) 38 is Frt, <-z When read, register MDR
(1)37 and is shifted into register MDR(1)3
7 data can be held in the 6 bytes on register MDR(2)36 in MDR(0)38 to MDR(2)36.

MBW49には、I/Oメモリ9への書き込みデータが
格納される。
The MBW 49 stores write data to the I/O memory 9.

アライナ39は、MDR(2)36.MDR(1)37
、MDR(0)38(7)連続する6バイトカら、連続
する任意の4バイトを出力することが出来る。
The aligner 39 has MDR (2) 36. MDR(1)37
, MDR(0)38(7) Any 4 consecutive bytes can be output from the 6 consecutive bytes.

6バイト中のどこの4バイトを出力するかは、ALNC
40に格納されているアライナ制御データによる。
ALNC determines which 4 bytes out of 6 bytes to output.
According to the aligner control data stored in 40.

ALU48には、上記のほかにWKレジスタ50、レジ
スタファイル47が接続される。
In addition to the above, a WK register 50 and a register file 47 are connected to the ALU 48.

マイクロ命令は、第3図に示すフィールド分割になって
おり、以下の機能を有する。
The microinstruction is divided into fields as shown in FIG. 3, and has the following functions.

F部3/Oは、ALU48のファンクション指定。F part 3/O specifies the function of ALU48.

A部311は、ALU48のA入カソース指定。The A section 311 specifies the A input source of the ALU 48.

8部312は、ALU48のB入カソース指定。The eighth section 312 specifies the B input source of the ALU 48.

D部3.13は、書き込みレジスタ指定。D section 3.13 specifies the write register.

MC部314は、メインコントロール部であり。The MC section 314 is a main control section.

メインメモリ2、I/Oメモリ9へのアクセス方法を指
定する。その詳細は第5図に示され、MRW 314 
aはメインメモリ2へのリード、ライトを指定し、MB
E314bは、メインメモリ2への書き込み4バイトの
うち、どのバイト位置へ書き込むかを指定する。MW3
14cはメインメモリ2へのアクセス終了待ちを指定し
、RW314dはI/Oメモリ9へのリード、ライトを
指定、BE314eは、I/Oメモリ9への書き込み2
バイトのうち、どのバイトを書き込むかを指定し、W3
14fはI/Oメモリ9へのアクセス終了待ちを指定す
る。
Specify the access method to the main memory 2 and I/O memory 9. The details are shown in Figure 5, and MRW 314
a specifies reading and writing to main memory 2, and MB
E314b specifies which byte position of the 4 bytes to be written to the main memory 2. MW3
14c specifies waiting for completion of access to main memory 2, RW314d specifies reading and writing to I/O memory 9, BE314e specifies writing to I/O memory 9 2
Specify which byte to write, and write W3
14f specifies waiting for completion of access to the I/O memory 9.

LT部315は、8ビツトのリテラル値を指定し、上位
24ビツトに′0′を拡張して、任意バイトシフタ33
を通して、ALU48のB入力側に、ソースとして使用
できる。
The LT unit 315 specifies an 8-bit literal value, extends '0' to the upper 24 bits, and sends it to the arbitrary byte shifter 33.
It can be used as a source for the B input side of the ALU 48 through the ALU 48.

80部316は、マイクロシーケンス制御を指定し、マ
イクロの無条件分岐、条件分岐を指定する。
The 80 section 316 specifies micro sequence control and specifies micro unconditional branches and conditional branches.

ドレスを指定する。Specify the dress.

上記のデータ転送装置3を用いたデータ転送について、
具体例を以下説明する。
Regarding data transfer using the above data transfer device 3,
A specific example will be explained below.

第1図におけるメインプロセッサ1のプログラムからデ
ータ転送装置3に対し、入出力命令によって、レジスタ
5TR58をリードしビジー状態でない事を確認した後
、レジスタADR55に、データ転送パラメータが格納
されるメインメモリ2上のアドレスを書き込む。このと
き、メインメモリ2上には、第4図に示すようなパラメ
ータを予め用意しておく。即ち、レジスタADR:15
の示すアドレスから始まる4バイトには、転送データの
ソースとなるメモリアドレス2011次の4バイトには
、転送データのデスティネーションアドレス202、次
の4バイトには、転送するデータのバイト数を示すバイ
トカウント203が格納されている。
The program of the main processor 1 in FIG. 1 sends an input/output command to the data transfer device 3 to read the register 5TR58 and after confirming that it is not in a busy state, the main memory 2 stores the data transfer parameters in the register ADR55. Write the address above. At this time, parameters as shown in FIG. 4 are prepared in advance on the main memory 2. That is, register ADR: 15
The 4 bytes starting from the address indicated by are the memory address 201 that will be the source of the transfer data, the next 4 bytes are the destination address 202 of the transfer data, and the next 4 bytes are a byte indicating the number of bytes of data to be transferred. A count 203 is stored.

次に、同様にして、レジスタCTR54に、データ転送
の起動を指示するコマンドを書き込む。
Next, in the same manner, a command instructing the start of data transfer is written into the register CTR54.

データ転送装置3のマイクロプログラム3oは、アイド
ル中にはCTR54をリードし、メインプロセッサ1か
らコマンドが書き込まれないかを監視している。そして
、起動のコマンドが書き込まれると、レジスタ5TR5
8中のビジー状態を示すビットを直ちにONした後、レ
ジスタADR55のデータをレジスタMMAR46にセ
ットし、データ転送パラメータをメインメモリ2から読
みだす。
The microprogram 3o of the data transfer device 3 reads the CTR 54 during idle and monitors whether a command is written from the main processor 1. Then, when the startup command is written, register 5TR5
After immediately turning ON the bit indicating the busy state in 8, the data in the register ADR55 is set in the register MMAR46, and the data transfer parameters are read from the main memory 2.

読みだしアドレスの更新は、ALU48を用いて容易に
行うことが出来き、読みだされたデータは一旦レジスタ
フアイル47に格納される。
The read address can be easily updated using the ALU 48, and the read data is temporarily stored in the register file 47.

本システムのメモリアドレス空間の割り付けは、(00
000000)□6〜(FIEFFFFFF)0.がメ
インメモリ空間、(FFOOOOOO)、 、〜(FF
FFFFFF)、 、がI/Oアドレス空間となってお
り、16ビツトデータバス下の工/○メモリ9は、下位
28ビツトをデコードしている。
The memory address space allocation of this system is (00
000000)□6~(FIEFFFFFFF)0. is the main memory space, (FFOOOOOOOO), , ~(FF
FFFFFF), , are the I/O address space, and the memory 9 under the 16-bit data bus decodes the lower 28 bits.

マイクロプログラムはソースアドレス201゜デスティ
ネーションアドレス202がメインメモあるかを、その
アドレス値により判定し、データ転送の方法を判定する
ことが出来る。即ち、(a)メインメモリ2からメイン
メモリ2へ、(b)メインメモリ2から■/○メモリ9
へ、(c)I/Oメモリ9からメインメモリ2へ。
The microprogram can determine whether the source address 201 and the destination address 202 are the main memo, based on the address values, and can determine the data transfer method. That is, (a) from main memory 2 to main memory 2, (b) from main memory 2 to ■/○ memory 9
(c) From I/O memory 9 to main memory 2.

(d)I/Oメモリ9からI/Oメモリ9へ、の2以上
4通りが考えられ、それぞれの処理に分岐する。
(d) From the I/O memory 9 to the I/O memory 9, two or more four ways are possible, and the processing branches to each one.

本発明の主眼とする(b)、(C)のケースについて更
に詳述する。
Cases (b) and (C), which are the main focus of the present invention, will be explained in more detail.

(b)メインメモリ2からI/Oメモリ9への転送のケ
ースにおいては、ソースアドレス201をレジスタMM
AR46、デスティネーションアドレス202をレジス
タMAR41にセットする。
(b) In the case of transfer from main memory 2 to I/O memory 9, source address 201 is transferred to register MM.
AR46 sets the destination address 202 in register MAR41.

ソースアドレス201とデスティネーションアドレス2
02のそれぞれの下2ビットと1ビツトの値をチエツク
し、アドレスのバイトアライン状態をチエツクし、最も
効率良くデータ転送が出来るようアライナ52を制御さ
せるようMALNC53の値を決定する。次に、メイン
メモリ2に対しリードを起動し、データをレジスタMM
DR(0)56に取り込む。取り込んだ時点で、32ビ
ツトデータバス12のバス権は放棄され、メインプロセ
ッサ1は動作が可能となっている。レジスタMMDR(
0)56の4バイトデータ中の必要な2バイトをアライ
ナ52によって、下2バイトに出力し、MBW49に転
送し、t/Oメモリ9へのライトを起動し、2バイトの
データ転送が完了する。
Source address 201 and destination address 2
The value of the lower 2 bits and 1 bit of each address 02 is checked, the byte alignment state of the address is checked, and the value of the MALNC 53 is determined so as to control the aligner 52 so as to transfer data most efficiently. Next, start reading from main memory 2 and transfer the data to register MM.
Import into DR(0)56. At the time of import, bus ownership of the 32-bit data bus 12 is relinquished, and the main processor 1 is ready for operation. Register MMDR (
0) Output the necessary 2 bytes of the 4-byte data of 56 to the lower 2 bytes by the aligner 52, transfer it to the MBW 49, start writing to the t/O memory 9, and complete the 2-byte data transfer. .

次の2バイト転送のために、メインメモリ2から。From main memory 2 for the next 2 byte transfer.

次の4バイトが必要な場合には、レジスタMMAR46
の値を+4更新し、新しいデータをメインメモリ2から
リードしレジスタMMDR(0)56に取り込む。この
とき、レジスタMMDR(0)56の元のデータは、レ
ジスタMMDR(1)57にシフトされる。MALNC
53の値を再設定し、次の2バイトをMBW49にセッ
トしレジスタMAR41を+2した後、I/Oメモリ9
へのライトを起動し、次の2バイトの転送を完了する。
If the next 4 bytes are needed, register MMAR46
The value of is updated by +4, and the new data is read from main memory 2 and taken into register MMDR(0) 56. At this time, the original data in register MMDR(0) 56 is shifted to register MMDR(1) 57. MALNC
After resetting the value of 53, setting the next 2 bytes to MBW49, and adding 2 to register MAR41, the I/O memory 9
Start writing to and complete the transfer of the next 2 bytes.

レジスタファイル中に格納されている転送バイト力を実
行する。
Executes the transfer byte force stored in the register file.

転送先バイトアライン状況によっては、データ転送の開
始時と終了時の書き込みの方法に注意が必要で、必要な
バイトのみの書き込みを行うようにする。これは、第1
図に示す機能があれば困難な処理ではない。
Depending on the byte alignment status of the transfer destination, care must be taken when writing at the start and end of data transfer, so that only the necessary bytes are written. This is the first
It is not a difficult process if you have the functions shown in the figure.

データ転送が終了すると、レジスタCTR54をリセッ
トし、レジスタ5TR58中の終了ビットをオンする。
When the data transfer is completed, register CTR54 is reset and the end bit in register 5TR58 is turned on.

データ転送中に何等かの異常が発生した場合には、その
情報もレジスタ5TR58中に反映される。
If any abnormality occurs during data transfer, that information is also reflected in the register 5TR58.

終了ビットは、INT線67に接続され、メインプロセ
ッサ1への割込みを発生させる。
The end bit is connected to the INT line 67 and generates an interrupt to the main processor 1.

メインプロセッサ1のプログラムは、データ転送を起動
した後1割込み待ちとし、終了を待っても良いし、割込
み禁止状態で、レジスタS T R58を入出力命令で
リードしながら、終了ビットが′1′となるのを監視し
て待っても良い。いずれ内容をチエツクした後、レジス
タCTR54に、ステータスリセットを指示するコマン
ドを書き込む。
The program of the main processor 1 can wait for one interrupt after starting the data transfer and wait for the end, or it can wait for the end bit to be '1' while reading the register STR58 with an input/output command in the interrupt disabled state. You can watch and wait until it happens. After checking the contents, a command instructing a status reset is written to the register CTR54.

データ転送装置3のマイクロツブログラムは、レジスタ
CTR54をリードし、監視しており、ステータスリセ
ットコマンドを認識すると、レジスタCTR54をリセ
ットし、レジスタ5TR58を/O′クリアする。これ
により、次のデータ転送コマンドの受付が可能となる。
The microtubular program of the data transfer device 3 reads and monitors the register CTR54, and when it recognizes the status reset command, resets the register CTR54 and clears the register 5TR58 by /O'. This makes it possible to accept the next data transfer command.

(cH/○メモリ9からメインメモリ2への転送のケー
スにおいては、ソースアドレスをレジスタMAR41,
デスティネーションアドレスをレジスタMMAR46に
セットする。両アドレス値からアライナ39を効果的に
動作させるべくALNC40の値を決定し、セットする
。I/Oメモリ9からのリードを起動し、レジスタMA
R(0)38に取り込む。バイトアライナの状況に応じ
、必要なバイト数の分レジスタMAR41を+2しなが
らリードを起動し、レジスタMDR(,0)38゜レジ
スタMDR(1)37.レジスタM D R(2)36
を満たし、必要な4バイトをアライナから出力し、MM
BW51に転送し、メインメモリ2への書き込みを起動
する。レジスタMAR46,レジスタMMAR41およ
びレジスタファイル47中の転送バイトカウントを更新
し、バイトカウントが0′となるまで同様な動作を続行
する。転送先のアドレスのバイトアライン状況によって
は、転送開始時と終了時のライトについては、必要なバ
イト位置のみをライトするように制御する。データ転送
終了以降の処理については(b)と同様である。
(In the case of transfer from cH/○ memory 9 to main memory 2, the source address is transferred to register MAR41,
Set the destination address in register MMAR46. From both address values, the value of ALNC 40 is determined and set in order to effectively operate aligner 39. Starts reading from I/O memory 9 and registers MA
Import into R(0)38. Depending on the status of the byte aligner, read is started while register MAR41 is +2 for the required number of bytes, register MDR (, 0) 38 degrees, register MDR (1) 37. Register MDR (2) 36
, output the necessary 4 bytes from the aligner, and
The data is transferred to the BW 51 and writing to the main memory 2 is started. The transfer byte counts in register MAR46, register MMAR41, and register file 47 are updated, and similar operations are continued until the byte count becomes 0'. Depending on the byte alignment status of the transfer destination address, writing at the start and end of transfer is controlled so that only necessary byte positions are written. The processing after the end of data transfer is the same as in (b).

いずれの場合にも、32ビツトデータバス12をデータ
転送に使用する時間は、最小限であり、16ビツトデー
タバス11のアクセス時間に依存しないことが分かる。
In either case, it can be seen that the time required to use the 32-bit data bus 12 for data transfer is minimal and does not depend on the access time of the 16-bit data bus 11.

このように本実施例によれば、データ幅の大きな高速バ
スに接続されるメモリと、データ幅の小さい低速バスに
接続されるメモリ間の種々の組合せのデータ転送が、メ
インプロセッサから独立して実行可能であり、メインプ
ロセッサの処理性能向上を図ることが出来る。
In this way, according to this embodiment, various combinations of data transfer between memories connected to a high-speed bus with a large data width and memories connected to a low-speed bus with a small data width can be performed independently of the main processor. It is executable and can improve the processing performance of the main processor.

更に、データ転送のために、高速バスのバス権を占有す
る時間が、低速バスに接続されるメモリのアクセス時間
に影響されず、最小限にすることが可能となる。これは
、システムの性能向上に大きな効果をもたらすものであ
る。
Furthermore, the time for occupying the bus right of the high-speed bus for data transfer can be minimized without being affected by the access time of the memory connected to the low-speed bus. This has a significant effect on improving system performance.

また、本実施例では、マイクロプログラムによる制御に
おいての説明を行ったが、P L A (Progra
mable Logic Aray)を用いた制御でも
実現は可能であり、更に、メインメモリ2内でのデータ
転送の説明は省略したが、以上の説明から、その方法は
容易に理解され、このようなメインメモリ内の大量のデ
ータ転送は、RAMディスクや、ファイルのメモリ常駐
化の制御に非常に有効である。
In addition, in this embodiment, explanation was given regarding control by a microprogram, but PLA (Program
It is also possible to realize the control using a main memory 2 (mable logic array).Furthermore, although the explanation of data transfer within the main memory 2 has been omitted, the method is easily understood from the above explanation. Transferring a large amount of data within is very effective for controlling RAM disks and memory residency of files.

本発明によるハードウェア物量は、比較的に多いもので
あるが、近年のLS II積度の向上からすると、大き
な問題ではなく、第2図破線部に示す部分を、1チツプ
LSIで実現することは十分可能である。
Although the amount of hardware required by the present invention is relatively large, considering the recent improvements in LS II integration, this is not a major problem. is quite possible.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、データ幅が大きく、アクセス時間が高
速なメモリと、データ幅が小さく、アクセス時間が低速
なメモリ間の種々の組合せのデータ転送が、メインメモ
リバスのスループット低下を招くことなく、且つ、CP
Uのスループット低下も抑え、効率良く行うことを可能
とし、更に、メモリーメモリ間のデータ転送、転送アド
レス間のアドレスミスアレインがある場合の転送も可能
とし、システムの性能向上に大きな効果をもたらすもの
である。
According to the present invention, data transfer in various combinations between a memory with a large data width and a fast access time and a memory with a small data width and a slow access time can be performed without reducing the throughput of the main memory bus. , and CP
It suppresses the drop in U throughput and enables efficient operation, and also enables data transfer between memories and transfer when there is an address misalignment between transfer addresses, which has a significant effect on improving system performance. It is.

更に、システム全体のコストを下げる目的で、メモリの
階層化を図り、高速メモリ、及び、低速メモリをアダプ
タにより接続して使用するケースは増加すると考えられ
る。こうした場合、高速バスやCPUのスループットを
下げずに低速メモリを使用する技術として、本発明は重
要となってくる。
Furthermore, in order to reduce the cost of the entire system, the number of cases in which memory is layered and high-speed memory and low-speed memory are connected using adapters is expected to increase. In such cases, the present invention becomes important as a technique for using low-speed memory without reducing the throughput of the high-speed bus or CPU.

また、近年のLSI集積度の向上により、通常のDMA
コントローラと同一チップ内に本発明のデータ転送機構
をいれることは可能であり、更に、RAMディスクなど
への応用も考えられ、CPU    22:、23:、
24:、25:、26:、27:。
In addition, due to the improvement in LSI integration in recent years, ordinary DMA
It is possible to incorporate the data transfer mechanism of the present invention in the same chip as the controller, and it is also possible to apply it to a RAM disk, etc., and the CPU 22:, 23:,
24:, 25:, 26:, 27:.

の負担を抑えたRAMディスク、メモリファイル  2
8:、29:、30:ROM (マイクロプログを実現
することが可能である。           ラム)
、31:マイクロデータレジスタ、32:4、図面の簡
単な説明                マイクロプ
ログラムカウンタ、33:任意バイト図面は本発明の実
施例を示し、第1図は本発明  シフタ、34:マイク
ロシーケンス制御部、35:を施したシステムの構成を
示すブロック図、第2  デコーダ、36:レジスタM
DR(2)、37 :し図は第1図におけるデータ転送
装置3の詳細を示  ジスタMDR(1)、38 :レ
ジスタ指定R(0)。
RAM disk and memory files that reduce the burden on 2
8:, 29:, 30: ROM (It is possible to realize microprogramming. RAM)
, 31: Micro data register, 32: 4, Brief explanation of the drawings: Micro program counter, 33: Arbitrary byte The drawings show an embodiment of the present invention, and FIG. :Block diagram showing the configuration of the system, 2nd decoder, 36: register M
DR(2), 37: The figure shows details of the data transfer device 3 in FIG. 1. Register MDR(1), 38: Register designation R(0).

すブロック図、第3図は第1図におけるデータ転  3
9ニアライナ、40:ALNC,41ニレジス送装置3
のマイクロ命令のフィールド分割を示し  タMAR,
42:16ビツ1〜バス制御部、43〜だ構成図、第4
図は第1図におけるメインメモリ   45:入出力ド
ライバ、46:レジスタM M A R。
Figure 3 shows the data transfer in Figure 1.
9 near liner, 40: ALNC, 41 near liner feeding device 3
indicates the field division of the microinstruction of TAMAR,
42: 16 bits 1~bus control section, 43~da configuration diagram, 4th
The figure shows the main memory in FIG. 1. 45: Input/output driver, 46: Register MMAR.

2内に予め用意しておかれるパラメータの構成図、  
47:レジスタファイル、48:演算器ALU。
A configuration diagram of parameters prepared in advance in 2,
47: Register file, 48: Arithmetic unit ALU.

第5図は第3図におけるマイクロ命令のうちのメ  4
9 :MBW (I/Oメモリ9への書き込みデーイン
コントロール部MC部314の詳細を示す構  夕の格
納)、50:WKレジスタ、51 : MMBW成図で
ある。                   (メイ
ンメモリ2への書き込みデータの格納)。
Figure 5 shows the method 4 of the microinstructions in Figure 3.
9: MBW (storage of structure indicating details of write-in control unit MC unit 314 to I/O memory 9), 50: WK register, 51: MMBW configuration. (Storage of write data to main memory 2).

1:メインプロセッサ、2:メインメモリ、3:   
 52ニアライナ、53:MALNC(アライナ制デー
タ転送装置、4:、5:、6:、7:、8:    御
データの格納)、54:レジスタCTR,55:バス制
御装置、9:I/Oメモリ、/O:DMA    レジ
スタADR,56:レジスタMMDR(0)。
1: Main processor, 2: Main memory, 3:
52 Near aligner, 53: MALNC (aligner-based data transfer device, 4:, 5:, 6:, 7:, 8: storage of control data), 54: Register CTR, 55: Bus control device, 9: I/O memory , /O: DMA register ADR, 56: register MMDR (0).

■/O,11:16ビツトデータバス、12:32  
 57:レジスタMMDR(1)、58 :レジスタビ
ット高速データバス、13:、14:、15:、   
STR,59〜62:入出力ドライバ、63:3216
:、17:、18:、19:、20:、21:、−ヘッ
トバス制御部、64〜65:論理ゲート、66:データ
線MDT(32〜0−P)、67:割込み信号TNT、
68ニアドレス線MADR(31〜2−P)、69:各
種バス制御線(32ビツト)、70:データ線DT(1
5〜0−P)、71ニアドレス線ADR(27〜1−P
)、72:各種バス制御線(16ビツト)、201:メ
モリアドレス(転送データのソース)、202:転送デ
ータのデスティネーションアドレス、203:バイトカ
ウント(転送データのバイト数を示す)、3/O:マイ
クロプログラムF部(ALU48のファンクション指定
)、311:マイクロプログラムA部(A L U48
の六入カソース指定)、312:マイクロプログラム8
部(ALtJ48のB入カソース指定)。
■/O, 11:16 bit data bus, 12:32
57: Register MMDR (1), 58: Register bit high-speed data bus, 13:, 14:, 15:,
STR, 59-62: Input/output driver, 63: 3216
:, 17:, 18:, 19:, 20:, 21:, - head bus control section, 64-65: logic gate, 66: data line MDT (32-0-P), 67: interrupt signal TNT,
68 Near address line MADR (31 to 2-P), 69: Various bus control lines (32 bits), 70: Data line DT (1
5~0-P), 71 near address line ADR (27~1-P)
), 72: Various bus control lines (16 bits), 201: Memory address (source of transfer data), 202: Destination address of transfer data, 203: Byte count (indicates the number of bytes of transfer data), 3/O : Micro program F section (ALU48 function specification), 311: Micro program A section (ALU48 function specification)
6-input source specification), 312: Microprogram 8
(B input source specification of ALtJ48).

313;マイクロプログラム0部(書き込みレジスタ指
定)、314:マイクロプログラムMC部(メインコン
トロール部)、314 a : MRW(メインメモリ
2へのリード、ライト指定)、314b:MBE (メ
インメモリ2への書き込みバイト位置指定)、314c
:〜tW(メインメモリ2へのアクセス終了待ち指定)
、314d : RW(1/○メモリ9へのリード、ラ
イト指定)、314e : BE(I/Oメモリ9への
書き込みバイト指定)、314f:W(I/Oメモリ9
へのアクセス終了待ち指定)。
313; Microprogram 0 section (write register specification), 314: Microprogram MC section (main control section), 314a: MRW (read/write specification to main memory 2), 314b: MBE (write to main memory 2) Byte position specification), 314c
:~tW (Specification of waiting for completion of access to main memory 2)
, 314d: RW (read/write specification to 1/○ memory 9), 314e: BE (write byte specification to I/O memory 9), 314f:W (I/O memory 9
(Specification of waiting for access to end).

315:LT部(リテラル値の指定)、316:SC部
(マイクロシーケンス制御の指定)、317:BA部(
マイクロプログラムの分岐アドレスの指定)。
315: LT section (literal value specification), 316: SC section (micro sequence control specification), 317: BA section (
Specifying the branch address of the microprogram).

第 図 第 図No. figure No. figure

Claims (1)

【特許請求の範囲】[Claims] 1、データ幅およびデータ転送速度の異なる2つのバス
を有し、データ幅が大きく伝送速度の速い高速バスには
高速のメインメモリ、データ幅が小さく転送速度の遅い
低速バスには低速のI/Oメモリが複数接続され、該I
/Oメモリおよび上記メインメモリ共に、上記高速バス
に接続されたメインプロセッサからアクセス可能なシス
テムにおいて、上記高速バスおよび上記低速バスの間に
、上記メインメモリおよび上記複数のI/Oメモリ相互
間のデータ転送を、内蔵するマイクロプログラムの制御
により両メモリをアクセスして実行する制御手段を設け
たことを特徴とするデータ転送装置。
1. It has two buses with different data widths and data transfer speeds, the high-speed bus with a large data width and high transmission speed has a high-speed main memory, and the low-speed bus with a small data width and a low transfer speed has a low-speed I/O bus. Multiple O memories are connected, and the I
In a system in which both the /O memory and the main memory can be accessed from a main processor connected to the high-speed bus, between the high-speed bus and the low-speed bus, the main memory and the plurality of I/O memories are A data transfer device comprising a control means for accessing both memories and executing data transfer under the control of a built-in microprogram.
JP10443089A 1989-04-26 1989-04-26 Data transfer device Pending JPH02284253A (en)

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JP10443089A JPH02284253A (en) 1989-04-26 1989-04-26 Data transfer device

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