JPH02283116A - Gyrator circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路、特に半導体集積回路において使用
されるジャイレータ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to gyrator circuits used in integrated circuits, particularly semiconductor integrated circuits.
従来の技術 まず、ジャイレータ回路の原理について説明する。Conventional technology First, the principle of the gyrator circuit will be explained.
理想ジャイレータ（ＧｙｒａＬｏｒ）のモデルを、第３
図（＆）に示すような電“流と電圧で定義すると次のよ
うな式ａ＞ 、 ｔＸ＞で表わされる。The model of the ideal gyrator (GyraLor) is
When defined by the current and voltage shown in the figure (&), it is expressed by the following equations a> and tX>.
１２冨Ｇｖ１ ・・・（１）
ｉ−Ｇｖ２ ・・・ｃ２）ま
ただし、Ｇは実定数である。12 Tomi Gv1...(1)
i-Gv2...c2) However, G is a real constant.
次に第３図（ｂｌに示すように、ジャイレータをキャパ
シタンスで終端してみる。このキャパシタンスによって
、Ｖ！とｉｚの間に次式が成り立つ。Next, as shown in FIG. 3 (bl), try terminating the gyrator with a capacitance. With this capacitance, the following equation holds true between V! and iz.
１ ！−Ｊ ａｌ ＣＶｚ ＝・
（３１（３）式を０）式に代入すると
（４１式と６２１式により
ここで、
Ｌｅｑ ｘａ −・・・（６）
ｌ
とすれば、（Ｌｓｑ ：等価インダクタンス）ｖＩ！
ｊ ａｌＬｅｑ ｉｌ・＝ １７）となる。ここに、キ
ャパシタンスがジャイレータによってインダクタンスに
等価変換されたことがわかる。1! -J al CVz =・
Substituting equation (31 (3) into equation 0) (using equations 41 and 621, here, Leq xa −...(6) If l, then (Lsq: equivalent inductance) vI!
j alLeq il・= 17). It can be seen here that capacitance is equivalently converted into inductance by the gyrator.
ジャイレータのＩＣ化等価回路を第４図に示す。FIG. 4 shows an IC equivalent circuit of the gyrator.
第４図の電流と電圧の関係は、トランジスタ回路の基本
より、次式で表わされる。The relationship between current and voltage in FIG. 4 is expressed by the following equation based on the basics of transistor circuits.
”！ −ｇｏ ｌｘ ・・・（８
）五１寓ｇ。Ｖ！ ・・・（９）
この（８）式、（９）式は、（１） 、 （２１式で、
Ｇ−ｇｏ と表わすことにより同一になる。”!-go lx...(8
)51 fableg. V! ...(9)
These equations (8) and (9) are (1) and (21 equations,
It becomes the same by expressing it as G-go.
したがって、キャパシタンスを付加した場合、直ちに（
７）式より
ｖＩＪＱ） °°
°凹となる。ただし、Ｌｅｑは
Ｌａｑ子□ ・・・ｏｎｇ：
の価を持つ等価インダクタンスを表わす。Therefore, if you add capacitance, immediately (
7) From formula vIJQ) °°
°It becomes concave. However, Leq represents an equivalent inductance having a value of Laq □...ong:.
式ａＯが示しているように、第４図で入力端子Ｔ１ ＋
ＴＩ’ から見たインピーダンスが、Ｌｓｑなるイン
ダクタンスと等価となり、この原理を用いて各種のフィ
ルタを実現できることになる。As equation aO shows, input terminal T1 +
The impedance seen from TI' is equivalent to the inductance Lsq, and various filters can be realized using this principle.
具体的な従来のジャイレータ回路を第５図の回路図に基
づいて説明する。A specific conventional gyrator circuit will be explained based on the circuit diagram of FIG.
従来のジャイレータ回路は、ＮＰＮ トランジスタで構
成さねた２つの入力端子と２つの出力端子を有する２組
の差動増幅回路を設け、これら差動増幅回路の双方の出
力端子をもう片方の差動増幅回路の入力端子に接続し、
これら差動増幅回路のどちらか一方の入力端子をキャパ
シタンス（容量）で終端した回路構成になっている。す
なわち、ＮＰＮトランジスタ３のエミッタに抵抗９を接
続し、この抵抗９の他端にＮＰＮトランジスタ４のエミ
ッタを接続した第１の差動増幅回路Ｉと、ＮＰＮ トラ
ンジスタフのエミッタに抵抗１０を接続し、この抵抗１
０の他端にＮＰＮ トランジスタ８のエミッタを接続し
た第２の差動増幅回路２と、第２の差動増幅回路２のＮ
ＰＮ トランジスタフ、８の入力端子、すなわちベース
間を終端するコンデンサ１１とで構成し、第１の差動増
幅回路１のＮＰＮ トランジスタ３のコレクタを第２の
差動増幅回路２のＮＰＮ トランジスタ７のベースに接
続し、第１の差動増幅回路１のＮＰＮ トランジスタ４
のコレクタを第２の差動増幅回路２のＮＰＮ トランジ
スタ８のベースに接続し、第２の差動増幅回路２のＮＰ
Ｎ トランジスタ７のコレクタを第１の差動増幅回路１
のＮＰＮ ）−ランジスタ４のベースと第１の回路入力
端子１３に接続し、第２０差動増幅回路２のＮＰＮトラ
ンジスタ８のコレクタを第１の差動増幅回路１のＮＰＮ
ｌ−ランジスタ３のベースと第２の回路入力端子１２
に接続している。また、第１および第２の差動増幅回路
１．２を駆動するため、抵抗１５、基準電源１６および
ＰＮＰトランジスタ１８から構成され、電源端子１４に
接続した第１の電流源と、基準電源１７、ＮＰＮ トラ
ンジスタ１９および抵抗２０から構成される第２の電流
源を、＠ｌおよび第２の差動増幅回路１．２１こ接続し
ている。A conventional gyrator circuit has two sets of differential amplifier circuits each having two input terminals and two output terminals composed of NPN transistors, and the output terminals of both of these differential amplifier circuits are connected to the other differential amplifier circuit. Connect to the input terminal of the amplifier circuit,
The circuit configuration is such that one of the input terminals of these differential amplifier circuits is terminated with a capacitance. That is, a first differential amplifier circuit I has a resistor 9 connected to the emitter of the NPN transistor 3, the emitter of the NPN transistor 4 is connected to the other end of the resistor 9, and a resistor 10 is connected to the emitter of the NPN transistor 4. , this resistance 1
The second differential amplifier circuit 2 has the emitter of the NPN transistor 8 connected to the other end of the NPN transistor 8, and the N of the second differential amplifier circuit 2
It consists of a capacitor 11 terminating between the input terminals of the PN transistor 8 and its base, and the collector of the NPN transistor 3 of the first differential amplifier circuit 1 is connected to the collector of the NPN transistor 7 of the second differential amplifier circuit 2. NPN transistor 4 of the first differential amplifier circuit 1 connected to the base.
The collector of the NPN transistor 8 of the second differential amplifier circuit 2 is connected to the base of the NPN transistor 8 of the second differential amplifier circuit 2.
N The collector of the transistor 7 is connected to the first differential amplifier circuit 1
NPN) - connected to the base of the transistor 4 and the first circuit input terminal 13, and the collector of the NPN transistor 8 of the 20th differential amplifier circuit 2 is connected to the NPN of the first differential amplifier circuit 1.
l-base of transistor 3 and second circuit input terminal 12
is connected to. Further, in order to drive the first and second differential amplifier circuits 1.2, a first current source, which is composed of a resistor 15, a reference power supply 16 and a PNP transistor 18, and connected to the power supply terminal 14, and a reference power supply 17 , NPN A second current source composed of a transistor 19 and a resistor 20 is connected to @l and a second differential amplifier circuit 1.21.
上記構成Ｉこより、第４図の入力端子Ｔ１．Ｔ１′
に相当する回路入力端子１２ 、１３間にインダクタン
ス特性を得ることができる。また定常状態暑こおいて、
第１の差動増幅回路１のＮＰＮ トランジスタ３．４の
ベース電圧と第２の差動増幅回路２のＮＰＮ トランジ
スタフ、８のベース電圧は、同電位であり、第１の差動
増幅回路１のＮＰＮ トランジスタ３．４のベース、コ
レクタの電圧は同電位であり、また、第２の差動増幅回
路２のＮＰＮトランジスタ７．８も同様にベース、コレ
クタの電圧が同電位になっている。From the above configuration I, the input terminal T1 in FIG. T1'
An inductance characteristic can be obtained between the circuit input terminals 12 and 13 corresponding to . Also, under steady state heat,
The base voltage of the NPN transistor 3.4 of the first differential amplifier circuit 1 and the base voltage of the NPN transistor 3.4 of the second differential amplifier circuit 2 are at the same potential. The base and collector voltages of the NPN transistor 3.4 are at the same potential, and the base and collector voltages of the NPN transistor 7.8 of the second differential amplifier circuit 2 are also at the same potential.
発明が解決しようとする課題
しかし、従来のジャイレータ回路では、第１および第２
の差動増幅回路１．２の入力電位、すなわちＮＰＮ ト
ランジスタ３，４，７．８のベースの電位により、ダイ
ナミックレンジが定まるため、ダイナミックレンジが狭
いという問題があった。Problems to be Solved by the Invention However, in the conventional gyrator circuit, the first and second
Since the dynamic range is determined by the input potential of the differential amplifier circuit 1.2, that is, the potential of the bases of the NPN transistors 3, 4, and 7.8, there is a problem that the dynamic range is narrow.
本発明は上記問題を解決するものであり、ダイナミック
レンジが広いジャイレータ回路を提供することを目的と
するものである。The present invention solves the above problems, and aims to provide a gyrator circuit with a wide dynamic range.
課題を解決するための手段
上記問題を解決するため本発明は、第１のＮＰＮトラン
ジスタと第２のＮＰＮ トランジスタとの各エミッタ間
１こ抵抗を接続して構成された２つの入力端子と２つの
出力端子を有する第１の差動増幅回路と、第１のＰＮＰ
トランジスタと第２のＰＮＰ トランジスタとの各エ
ミッタ間に抵抗を接続して構成された２つの入力端子と
２つの出力端子を有する第２の差動増幅回路と、容量と
からなり、上記第１の差動増幅回路の第１の出力端子と
第２の出力端子を上記第２の差動増幅回路の第１の入力
端子と第２の入力端子とにそれぞれ接続し、上記第１の
差動増幅回路の第１の入力端子と第２の入力端子とを上
記第２の差動増幅回路の第２の出力端子と＠１の出力端
子とにそれぞれ接続し、上記ｍ１の差動増幅回路の両出
力端子間に上記容量を接続し、上記第１の差動増幅回路
の入力端子間にインダクタンス特性を得るようにしたも
のである。Means for Solving the Problems In order to solve the above problems, the present invention provides two input terminals configured by connecting one resistor between each emitter of a first NPN transistor and a second NPN transistor; a first differential amplifier circuit having an output terminal; and a first PNP
A second differential amplifier circuit includes a capacitor and a second differential amplifier circuit, which has two input terminals and two output terminals configured by connecting a resistor between each emitter of the transistor and the second PNP transistor, and a capacitor. A first output terminal and a second output terminal of the differential amplifier circuit are connected to a first input terminal and a second input terminal of the second differential amplifier circuit, respectively, and the first differential amplifier circuit is connected to the first output terminal and the second output terminal of the differential amplifier circuit. The first input terminal and the second input terminal of the circuit are respectively connected to the second output terminal of the second differential amplifier circuit and the output terminal of @1, and both of the differential amplifier circuit of m1 are connected to the second output terminal of the second differential amplifier circuit and the output terminal of @1. The capacitor is connected between the output terminals to obtain an inductance characteristic between the input terminals of the first differential amplifier circuit.
さらに第２の発明は、上記第１の発明と同様に互いに接
続された第１の差動増幅回路と第２の差動増幅回路を設
け、上記第２の差動増幅回路の両出力端子間に土泥容量
を接続し、上記第２の差動増幅回路の入力端子間にイン
ダクタンス特性を得るようにしたものである。Furthermore, a second invention provides a first differential amplifier circuit and a second differential amplifier circuit that are connected to each other in the same way as the first invention; A mud capacitor is connected to the input terminal of the second differential amplifier circuit to obtain an inductance characteristic between the input terminals of the second differential amplifier circuit.
作用
上記第１あるいは第２の発明の構成により、従来のジャ
イレータ回路を構成するＮＰＮ トランジスタを使用し
た２組の差動増幅回路の一方をＰＮＰ トランジスタで
構成する差動増幅回路に置換えることによって、ＰＮＰ
）、ランジスタで構成する差動増幅回路の入力電位を
従来のＮＰＮ トランジスタで構成されていた差動増幅
回路の入力電位よりはるかに高く設定することが可能と
なり、よってジャイレータ回路のダイナミックレンジを
非常に広くできる。Effect: According to the configuration of the first or second invention, one of the two sets of differential amplifier circuits using NPN transistors constituting the conventional gyrator circuit is replaced with a differential amplifier circuit composed of PNP transistors. PNP
), it becomes possible to set the input potential of the differential amplifier circuit composed of transistors to be much higher than the input potential of the differential amplifier circuit composed of conventional NPN transistors, which greatly increases the dynamic range of the gyrator circuit. Can be made wider.
実施例
以下、本発明の一実施例を図面に基づいて説明する。な
お、従来例の第５図と同一の構成には同一の符号を付し
て説明を省略する。EXAMPLE Hereinafter, an example of the present invention will be described based on the drawings. Note that the same components as those in FIG. 5 of the conventional example are given the same reference numerals and explanations are omitted.
第１図は本発明の一実施例を示すジャイレータ回路の回
路図である。本発明のジャイレータ回路は、従来例の第
５図の第２の差動増幅回路２を、ＰＮＰ ）、ランジス
タ５．６のエミッタ間に抵抗１０を接続した第２の差動
増幅回路２′に置きかえ、コンデンサ１１を第１の差動
増幅回路】の出力端子間、すなわちＮＰＮ トランジス
タ３．４のコレクタ間に接続し、第１の差動増幅回路１
の第１の出力端子、すなわちＮＰＮ トランジスタ３の
コレクタを第２の差動増幅回路２′の第１の入力端子、
すなわちＰＮＰトランジスタ５のベースに接続し、第１
の差動増幅回路１の第２の出力端子、すなわちＮＰＮト
ランジスタ４のコレクタを第２の差動増幅回路２′の第
２の入力端子、すなわちＰＮＰ トランジスタロのベー
スに接続し、第２の差動増幅回路２′の第１の出力端子
、すなわちＰＮＰ トランジスタ５のコレクタを第１の
差動増幅回路１の第２の入力端子、すなわちＮＰＮ ト
ランジスタ４のベースに接続し、第２の差動増幅回路２
′の第２の出力端子、すなわちＰＮＰトランジスタ６の
コレクタを第１の差動増幅回路】の第１の入力端子、す
なわちＮＰＮ トランジスタ３のベースに接続している
。FIG. 1 is a circuit diagram of a gyrator circuit showing one embodiment of the present invention. The gyrator circuit of the present invention replaces the second differential amplifier circuit 2 of the conventional example shown in FIG. The capacitor 11 is connected between the output terminals of the first differential amplifier circuit, that is, between the collector of the NPN transistor 3.4, and the capacitor 11 is connected between the output terminals of the first differential amplifier circuit.
The first output terminal of the NPN transistor 3, that is, the collector of the NPN transistor 3, is connected to the first input terminal of the second differential amplifier circuit 2',
That is, it is connected to the base of the PNP transistor 5, and the first
The second output terminal of the differential amplifier circuit 1, that is, the collector of the NPN transistor 4, is connected to the second input terminal of the second differential amplifier circuit 2', that is, the base of the PNP transistor 4. The first output terminal of the dynamic amplifier circuit 2', that is, the collector of the PNP transistor 5, is connected to the second input terminal of the first differential amplifier circuit 1, that is, the base of the NPN transistor 4. circuit 2
The second output terminal of the first differential amplifier circuit, that is, the collector of the PNP transistor 6, is connected to the first input terminal of the first differential amplifier circuit, that is, the base of the NPN transistor 3.
上記構成により、第２の差動増幅回路２′の入力端子間
にコンデンサ１１を接続した構成となり、回路入力端子
ｉ２．１３間にインダクタンス特性を得ることができる
。さらに、定常状態において、たとえば、回路入力端子
１２ 、１３の入力電圧を３ｖ電象端子】４の電圧を９
ｖ、基準電源１６の電圧を８ｖ、基準電源】７の電圧を
１ｖとすれば、第１の差動増幅回路１のＮＰＮ トラン
ジスタ３．４のベース電圧は３ｖであり、第２の差動増
幅回路２′のＰＮＰ トランジスタ５゜６のコレクタ電
圧も３ｖである。また、このとき、第１の電流源を構成
しているＰＮＰ トランジスタ１８と第１の差動増幅回
路ＩのＮＰＮ トランジスタ３゜４が同一特性であれば
、第２０差動増幅回路２′のＰＮＰ トランジスタ５．
６のベース電圧は、第１の電流源を構成しているＰＮＰ
）、ランジスタ１８のベース電圧８ｖと第１の差動増
幅回路１のＮＰＮトランジスタ３．４のベース電圧３ｖ
の中間電圧となり、６ｖとなる。このように第２の差動
増幅回路２′の入力電位を高くできるため、ジャイレー
タ回路のダイナミックレンジを広くすることができる。With the above configuration, the capacitor 11 is connected between the input terminals of the second differential amplifier circuit 2', and an inductance characteristic can be obtained between the circuit input terminals i2 and i13. Furthermore, in a steady state, for example, the input voltage of the circuit input terminals 12 and 13 is 3V, and the voltage of the electrical terminal 4 is 9V.
v, the voltage of the reference power supply 16 is 8V, and the voltage of the reference power supply 7 is 1V, the base voltage of the NPN transistor 3.4 of the first differential amplifier circuit 1 is 3V, and the voltage of the second differential amplifier circuit 1 is 3V. The collector voltage of the PNP transistor 5.6 of the circuit 2' is also 3V. At this time, if the PNP transistor 18 constituting the first current source and the NPN transistor 3.4 of the first differential amplifier circuit I have the same characteristics, the PNP transistor 18 of the 20th differential amplifier circuit 2' Transistor 5.
The base voltage of 6 is the PNP which constitutes the first current source.
), the base voltage of the transistor 18 is 8V, and the base voltage of the NPN transistor 3.4 of the first differential amplifier circuit 1 is 3V.
It becomes the intermediate voltage of 6V. Since the input potential of the second differential amplifier circuit 2' can be increased in this way, the dynamic range of the gyrator circuit can be widened.
第２の発明の一実施例を第２図に示す。An embodiment of the second invention is shown in FIG.
第２の発明のジャイレータ回路は、上記第１の発明を示
す第１図の第２の差動増幅回路２′の入力端子に回路入
力端子１２ 、１３を接続し、出力端子間にコンデンサ
】１を接続した構成となっており、第１の発明と同様に
、回路入力端子１２ 、１３間にインダクタンス特性を
得ることができるとともに、第２の差動増幅回路２′の
入力電位を高くできるためジャイレータ回路のダイナミ
ックレンジを広くすることができる。The gyrator circuit of the second invention has circuit input terminals 12 and 13 connected to the input terminals of the second differential amplifier circuit 2' in FIG. As in the first invention, inductance characteristics can be obtained between the circuit input terminals 12 and 13, and the input potential of the second differential amplifier circuit 2' can be increased. The dynamic range of the gyrator circuit can be widened.
発明の効果
以上のように第１あるいは第２の発明によれば、従来の
ジャイレータ回路を構成する２組の差動増幅回路のうち
どちらか一方をＰＮＰトランジスタで構成する差動増幅
回路とし、他方をＮＰＮ トランジスタで構成する差動
増幅回路とすることにより、ＰＮＰ トランジスタで構
成する差動増幅回路の入力電位を従来のＮＰＮトランジ
スタで構成する差動増幅回路の入力電位より高く設定で
き、従来の回路よりダイナミックレンジのはるかに広い
ジャイレータ回路を構成することができる。Effects of the Invention As described above, according to the first or second invention, one of the two sets of differential amplifier circuits constituting the conventional gyrator circuit is configured with a PNP transistor, and the other one is configured with a PNP transistor. By making the differential amplifier circuit composed of NPN transistors, the input potential of the differential amplifier circuit composed of PNP transistors can be set higher than the input potential of the conventional differential amplifier circuit composed of NPN transistors. A gyrator circuit with a much wider dynamic range can be constructed.
第１図は第１の発明の一実施例を示すジャイレータ回路
の回路図、第２図は第２の発明の一実施例を示すジャイ
レータ回路の回路図、第３図（＆）および（ｂ３はジャ
イレータ回路の原理を説明するためのモデル図、第４図
はジャイレータ回路のＩＣ化等価回路図、第５図は従来
のジャイレータ回路の回路図である。
］・・・第１の差動増幅回路、２′・・・第２の差動増
幅回路、３，４．１９・・・ＮＰＮ トランジスタ、５
．６゜１８・・・ＰＮＰ トランジスタ、９，１０，１
５．２０・・・抵抗、】１・・・コンデンサ、１２ 、
１３・・・回路入力端子、１４・・・電源端子、１６
、１７・・・基準電源。
第を図FIG. 1 is a circuit diagram of a gyrator circuit showing an embodiment of the first invention, FIG. 2 is a circuit diagram of a gyrator circuit showing an embodiment of the second invention, and FIG. A model diagram for explaining the principle of the gyrator circuit, FIG. 4 is an IC equivalent circuit diagram of the gyrator circuit, and FIG. 5 is a circuit diagram of a conventional gyrator circuit.]...First differential amplifier circuit , 2'... Second differential amplifier circuit, 3, 4.19... NPN transistor, 5
．． 6゜18...PNP transistor, 9,10,1
5.20...Resistor, ]1...Capacitor, 12,
13...Circuit input terminal, 14...Power supply terminal, 16
, 17...Reference power supply. Fig.
Claims (1)
スタとの各エミッタ間に抵抗を接続して構成された２つ
の入力端子と２つの出力端子を有する第１の差動増幅回
路と、第１のＰＮＰトランジスタと第２のＰＮＰトラン
ジスタとの各エミッタ間に抵抗を接続して構成された２
つの入力端子と２つの出力端子を有する第２の差動増幅
回路と、容量とからなり、上記第１の差動増幅回路の第
１の出力端子と第２の出力端子とを上記第２の差動増幅
回路の第１の入力端子と第２の入力端子とにそれぞれ接
続し、上記第１の差動増幅回路の第１の入力端子と第２
の入力端子とを上記第２の差動増幅回路の第２の出力端
子と第１の出力端子とにそれぞれ接続し、上記第１の差
動増幅回路の両出力端子間に上記容量を接続し、上記第
１の差動増幅回路の入力端子間にインダクタンス特性を
得ることを特徴とするジャイレータ回路。 ２、第１のＮＰＮトランジスタと第２のＮＰＮトランジ
スタとの各エミッタ間に抵抗を接続して構成された２つ
の入力端子と２つの出力端子を有する第１の差動増幅回
路と、第１のＰＮＰトランジスタと第２のＰＮＰトラン
ジスタとの各エミッタ間に抵抗を接続して構成された２
つの入力端子と２つの出力端子を有する第２の差動増幅
回路と、容量とからなり、上記第１の差動増幅回路の第
１の出力端子と第２の出力端子とを上記第２の差動増幅
回路の第１の入力端子と第２の入力端子とにそれぞれ接
続し、上記第１の差動増幅回路の第１の入力端子と第２
の入力端子とを上記第２の差動増幅回路の第２の出力端
子と第１の出力端子とにそれぞれ接続し、上記第２の差
動増幅回路の両出力端子間に上記容量を接続し、上記第
２の差動増幅回路の入力端子間にインダクタンス特性を
得ることを特徴とするジャイレータ回路。[Claims] 1. A first differential amplifier having two input terminals and two output terminals configured by connecting a resistor between each emitter of a first NPN transistor and a second NPN transistor. A circuit configured by connecting a resistor between each emitter of the first PNP transistor and the second PNP transistor.
a second differential amplifier circuit having one input terminal and two output terminals, and a capacitor, the first output terminal and the second output terminal of the first differential amplifier circuit are connected to the second differential amplifier circuit; The first input terminal and the second input terminal of the first differential amplifier circuit are respectively connected to the first input terminal and the second input terminal of the differential amplifier circuit.
and the input terminals are connected to the second output terminal and the first output terminal of the second differential amplifier circuit, respectively, and the capacitor is connected between both output terminals of the first differential amplifier circuit. , a gyrator circuit characterized in that an inductance characteristic is obtained between input terminals of the first differential amplifier circuit. 2. A first differential amplifier circuit having two input terminals and two output terminals configured by connecting a resistor between each emitter of a first NPN transistor and a second NPN transistor; 2, which is configured by connecting a resistor between each emitter of a PNP transistor and a second PNP transistor.
a second differential amplifier circuit having one input terminal and two output terminals, and a capacitor, the first output terminal and the second output terminal of the first differential amplifier circuit are connected to the second differential amplifier circuit; The first input terminal and the second input terminal of the first differential amplifier circuit are respectively connected to the first input terminal and the second input terminal of the differential amplifier circuit.
are connected to the second output terminal and the first output terminal of the second differential amplifier circuit, respectively, and the capacitor is connected between both output terminals of the second differential amplifier circuit. , a gyrator circuit characterized in that an inductance characteristic is obtained between the input terminals of the second differential amplifier circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10521989A JPH02283116A (en) | 1989-04-24 | 1989-04-24 | Gyrator circuit |
Applications Claiming Priority (1)
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| JP10521989A JPH02283116A (en) | 1989-04-24 | 1989-04-24 | Gyrator circuit |
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| JPH02283116A true JPH02283116A (en) | 1990-11-20 |
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ID=14401558
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10521989A Pending JPH02283116A (en) | 1989-04-24 | 1989-04-24 | Gyrator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02283116A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1154567A2 (en) * | 2000-05-12 | 2001-11-14 | Mitel Semiconductor Limited | Radio frequency amplifier and tuner |
-
1989
- 1989-04-24 JP JP10521989A patent/JPH02283116A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1154567A2 (en) * | 2000-05-12 | 2001-11-14 | Mitel Semiconductor Limited | Radio frequency amplifier and tuner |
| EP1154567A3 (en) * | 2000-05-12 | 2004-05-12 | Zarlink Semiconductor Limited | Radio frequency amplifier and tuner |
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