JPH02280530A - 多チャネルａｄ変換回路 - Google Patents
多チャネルａｄ変換回路Info
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- JPH02280530A JPH02280530A JP10245589A JP10245589A JPH02280530A JP H02280530 A JPH02280530 A JP H02280530A JP 10245589 A JP10245589 A JP 10245589A JP 10245589 A JP10245589 A JP 10245589A JP H02280530 A JPH02280530 A JP H02280530A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 58
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract 2
- 239000000872 buffer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多チヤネルＡＤ変換回路に関する。
一般に多チヤネルＡＤ変換回路には、高精度と高入力イ
ンピーダンス特性が要求されている。
ンピーダンス特性が要求されている。
第２図は従来の多チヤネルＡＤ変換回路の一例のブロッ
ク図である。
ク図である。
４チャネルＡＤ変換回路は、アナログの入力信号８１〜
Ｓ、をチャネル毎に入力するバッファアンプ群９と、そ
れらの出力信号ＳＩＢ〜３４Ｂを入力してチャネル指定
信号ＳＣＳで指定された選択信号ＳＭＰを出力するアナ
ログマルチプレクサ２と、出力配線βを介して入力した
マルチプレックサ出力信号Ｓｕｐを制御部４の変換起動
信号ＳＡＴ入力時点から変換してＡＤ変換出力信号ＳＡ
ＤとＡＤ変換終了信号ＳＡＥとを出力するＡＤ変換部３
とを有している。
Ｓ、をチャネル毎に入力するバッファアンプ群９と、そ
れらの出力信号ＳＩＢ〜３４Ｂを入力してチャネル指定
信号ＳＣＳで指定された選択信号ＳＭＰを出力するアナ
ログマルチプレクサ２と、出力配線βを介して入力した
マルチプレックサ出力信号Ｓｕｐを制御部４の変換起動
信号ＳＡＴ入力時点から変換してＡＤ変換出力信号ＳＡ
ＤとＡＤ変換終了信号ＳＡＥとを出力するＡＤ変換部３
とを有している。
ここで、アナログマルチプレクサ２は、各チャネル毎に
ＭＯＳ）ランジスタスイッチＱを有しているので、スイ
ッチＱがオン状態における入力インピーダンスは、出力
端のインピーダンスになる。
ＭＯＳ）ランジスタスイッチＱを有しているので、スイ
ッチＱがオン状態における入力インピーダンスは、出力
端のインピーダンスになる。
上述した従来の多チヤネルＡＤ変換回路は、アナログマ
ルチプレクサの出力端に接続する出力配線１の寄生容量
Ｃの影響によって低下している入力インピーダンスを高
めるためにバッファアンプを前段に挿入しているので、
高精度なＡＤ変換特性を得るためには低オフセツト電圧
のバッファアンプを各チャネルに設ける必要があった。
ルチプレクサの出力端に接続する出力配線１の寄生容量
Ｃの影響によって低下している入力インピーダンスを高
めるためにバッファアンプを前段に挿入しているので、
高精度なＡＤ変換特性を得るためには低オフセツト電圧
のバッファアンプを各チャネルに設ける必要があった。
本発明の目的は、入力インピーダンスが高くかつ高精度
特性の多チヤネルＡＤ変換回路を提供することにある。
特性の多チヤネルＡＤ変換回路を提供することにある。
本発明の多チヤネルＡＤ変換回路は、複数の入力信号と
チャネル指定信号を入力して選択信号を出力するアナロ
グマルチプレクサと、該アナログマルチプレクサの出力
端に接続する出力配線を介して前記選択信号を入力して
ＡＤ変換出力信号及びＡＤ変換終了信号とを出力するＡ
Ｄ変換部とを有する多チヤネルＡＤ変換回路において、
前記ＡＤ変換出力信号、ＡＤ変換終了信号及び前記チャ
ネル指定信号を入力して記憶する記憶部と、該記憶部の
記憶ディジタル信号を入力・変換してＤＡ変換出力信号
を出力するＤＡ変換部と、制御信号を入力して前記ＤＡ
変換出力信号を前記出力配線に供給するスイッチとを有
するアナログ電圧発生部を付加して構成されている。
チャネル指定信号を入力して選択信号を出力するアナロ
グマルチプレクサと、該アナログマルチプレクサの出力
端に接続する出力配線を介して前記選択信号を入力して
ＡＤ変換出力信号及びＡＤ変換終了信号とを出力するＡ
Ｄ変換部とを有する多チヤネルＡＤ変換回路において、
前記ＡＤ変換出力信号、ＡＤ変換終了信号及び前記チャ
ネル指定信号を入力して記憶する記憶部と、該記憶部の
記憶ディジタル信号を入力・変換してＤＡ変換出力信号
を出力するＤＡ変換部と、制御信号を入力して前記ＤＡ
変換出力信号を前記出力配線に供給するスイッチとを有
するアナログ電圧発生部を付加して構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
４チャネルＡＤ変換回路は、第２図のＡＤ変換部３のＡ
Ｄ変換出力信号ＳＡＤを受け、記憶・変換したＤＡ変換
出力信号ＳＤＡを出力配線１に供給するアナログ電圧発
生部８を付加したものである。
Ｄ変換出力信号ＳＡＤを受け、記憶・変換したＤＡ変換
出力信号ＳＤＡを出力配線１に供給するアナログ電圧発
生部８を付加したものである。
アナログ電圧発生部８は、ＡＤ変換出力信号ＳＡＤ、Ａ
Ｄ変換終了信号ＳＡＩ！及びチャネル指定信号ＳＣＳを
入力して記憶し、記憶ディジタル信号ＳＭを出力する記
憶部６と、記憶ディジタル信号ＳＭを変換してＤＡ変換
出力信号ＳＤ＾を出力するＤＡ変換部７と、制御信号Ｓ
ＳＷによりＤＡＡＤ換出力信号：えを９＋フグマルチプ
レクサ２の出力配線βに供給するスイッチ５とを有して
いる。
Ｄ変換終了信号ＳＡＩ！及びチャネル指定信号ＳＣＳを
入力して記憶し、記憶ディジタル信号ＳＭを出力する記
憶部６と、記憶ディジタル信号ＳＭを変換してＤＡ変換
出力信号ＳＤ＾を出力するＤＡ変換部７と、制御信号Ｓ
ＳＷによりＤＡＡＤ換出力信号：えを９＋フグマルチプ
レクサ２の出力配線βに供給するスイッチ５とを有して
いる。
次に、回路の動作を説明する。
まず、制御部４がＡＤ変換スタート信号Ｓｓを受けると
、制御部４はスイッチ制御信号ＳＳＷを出力してスイッ
チ５を閉状態とする。
、制御部４はスイッチ制御信号ＳＳＷを出力してスイッ
チ５を閉状態とする。
この時記憶部６は、チャネル指定信号ＳＣＳにより指定
されたチャネルの過去のＡＤ変換信号ｓＡｐの記憶ディ
ジタル信号Ｓ１４をＤＡ変換部７に供給する。
されたチャネルの過去のＡＤ変換信号ｓＡｐの記憶ディ
ジタル信号Ｓ１４をＤＡ変換部７に供給する。
そこで対応するＤＡ変換出力信号ＳＤ＾がスイッチ５を
介して出力配線１の寄生容量Ｃに、指定されているチャ
ネルの過去のアナログ電圧に相当する電圧を印加・充電
する。
介して出力配線１の寄生容量Ｃに、指定されているチャ
ネルの過去のアナログ電圧に相当する電圧を印加・充電
する。
次に制御部４は、スイッチ制御信号ＳＳＷによりスイッ
チ５を開状態とする。
チ５を開状態とする。
次に制御部４は、選択制御信号ＳＳＣによりアナログマ
ルチプレクサ２を選択状態とする。
ルチプレクサ２を選択状態とする。
この時、アナログマルチプレクサの出力配線ｊの寄生容
量ＣはすでにＤＡ変換出力信号ＳＤＡの電圧にプリチャ
ージされているため、同一チャネルの入力信号とＤＡ変
換出力信号ＳＤ＾との電位差が小さく、アナログマルチ
プレクサ２の入力端子群１からのトランジスタＱを介す
る充放電は微少となるので、等制約に高インピーダンス
特性が実現される。
量ＣはすでにＤＡ変換出力信号ＳＤＡの電圧にプリチャ
ージされているため、同一チャネルの入力信号とＤＡ変
換出力信号ＳＤ＾との電位差が小さく、アナログマルチ
プレクサ２の入力端子群１からのトランジスタＱを介す
る充放電は微少となるので、等制約に高インピーダンス
特性が実現される。
次に、制御部４は、ＡＤ変換起動信号ＳＡＴによりＡＤ
変換部３を起動する。。
変換部３を起動する。。
ＡＤ変換３はＡＤ変換が終了すると、ＡＤ変換終了信号
ＳＡＥ及び新しいＡＤ変換出力信号ＳＡＤを出力する。
ＳＡＥ及び新しいＡＤ変換出力信号ＳＡＤを出力する。
記憶回路６は、ＡＤ変換終了信号ＳＡＥを受は取ると、
ＡＤ変換出力信号ＳＡＤをチャネル指定信号ＳＣＳに従
って読み込み同一チャネルに新しいデータを記憶する。
ＡＤ変換出力信号ＳＡＤをチャネル指定信号ＳＣＳに従
って読み込み同一チャネルに新しいデータを記憶する。
また同時に制御部４も終了信号ＳＡＥを受は取って、選
択制御信号ＳＳＣを出力し、アナログマルチプレクサ４
の選択状態を解除する。
択制御信号ＳＳＣを出力し、アナログマルチプレクサ４
の選択状態を解除する。
上述の動作により、バッファアンプを介さないでもアナ
ログ入力端子群１の入力インピーダンスは高く、かつバ
ッファアンプのオフセットの影響はない。
ログ入力端子群１の入力インピーダンスは高く、かつバ
ッファアンプのオフセットの影響はない。
ここで、ＡＤ変換部３．記憶部６及びＤＡ変換部７のビ
ット数を同一としたが、記憶部６及びＤＡ変換部７のビ
ット数をＡＤ変換部３よりも少くすると回路規模が縮少
できる可能性がある。
ット数を同一としたが、記憶部６及びＤＡ変換部７のビ
ット数をＡＤ変換部３よりも少くすると回路規模が縮少
できる可能性がある。
以上説明したように本発明は、アナログマルチプレクサ
の出力配線の寄生容量をプリチャージする事により、入
力チャネル選択時のラッシュカレントを低減するので、
高入力インピーダンスでかつ高精度の多チヤネルＡＤ変
換特性が得られる効果がある。
の出力配線の寄生容量をプリチャージする事により、入
力チャネル選択時のラッシュカレントを低減するので、
高入力インピーダンスでかつ高精度の多チヤネルＡＤ変
換特性が得られる効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
の多チヤネルＡＤ変換回路の一例のブロック図である。
の多チヤネルＡＤ変換回路の一例のブロック図である。
２・・・アナログマルチプレクサ、３・・・ＡＤ変換部
、４・・・制御部、５・・・スイッチ、６・・・記憶部
、７・・・ＤＡ変換部、ｊ・・・出力配線、Ｓｌ−Ｓ４
・・・入力信号、ＳＡＤ・・・ＡＤ変換出力信号、ＳＡ
Ｅ・・・ＡＤ変換終了信号、ＳＣＳ・・・チャネル指定
信号、ＳＭ・・・記憶ディジタル信号、ＳＭＰ・・・マ
ルチプレクサ出力信号、ＳＳＷ・・・スイッチ制御信号
。
、４・・・制御部、５・・・スイッチ、６・・・記憶部
、７・・・ＤＡ変換部、ｊ・・・出力配線、Ｓｌ−Ｓ４
・・・入力信号、ＳＡＤ・・・ＡＤ変換出力信号、ＳＡ
Ｅ・・・ＡＤ変換終了信号、ＳＣＳ・・・チャネル指定
信号、ＳＭ・・・記憶ディジタル信号、ＳＭＰ・・・マ
ルチプレクサ出力信号、ＳＳＷ・・・スイッチ制御信号
。
Claims (1)
- 複数の入力信号とチャネル指定信号を入力して選択信号
を出力するアナログマルチプレクサと、該アナログマル
チプレクサの出力端に接続する出力配線を介して前記選
択信号を入力してＡＤ変換出力信号及びＡＤ変換終了信
号とを出力するＡＤ変換部とを有する多チャネルＡＤ変
換回路において、前記ＡＤ変換出力信号、ＡＤ変換終了
信号及び前記チャネル指定信号を入力して記憶する記憶
部と、該記憶部の記憶ディジタル信号を入力・変換して
ＤＡ変換出力信号を出力するＤＡ変換部と、制御信号を
入力して前記ＤＡ変換出力信号を前記出力配線に供給す
るスイッチとを有するアナログ電圧発生部を付加したこ
とを特徴とする多チャネルＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245589A JPH02280530A (ja) | 1989-04-21 | 1989-04-21 | 多チャネルａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245589A JPH02280530A (ja) | 1989-04-21 | 1989-04-21 | 多チャネルａｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280530A true JPH02280530A (ja) | 1990-11-16 |
Family
ID=14327944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10245589A Pending JPH02280530A (ja) | 1989-04-21 | 1989-04-21 | 多チャネルａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017034626A (ja) * | 2015-08-06 | 2017-02-09 | 株式会社デンソー | 電子制御装置 |
| JP2018098794A (ja) * | 2016-12-12 | 2018-06-21 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | マルチプレクサ用プリチャージ回路 |
-
1989
- 1989-04-21 JP JP10245589A patent/JPH02280530A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017034626A (ja) * | 2015-08-06 | 2017-02-09 | 株式会社デンソー | 電子制御装置 |
| JP2018098794A (ja) * | 2016-12-12 | 2018-06-21 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | マルチプレクサ用プリチャージ回路 |
| US10931122B2 (en) | 2016-12-12 | 2021-02-23 | Analog Devices International Unlimited Company | Pre-charging circuitry for multiplexer |
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