JPH02273392A - 蓄積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はテレビジョン画像の画素データを蓄積する蓄積
装置に関連している。

（背景技術） 型番ＴＣ５２１０００Ｐ　（製造業者。東芝）のような
画像記憶モジュールか提案されており、このモジュール
はディスク状の行列（ｃｏｌｕｍｎｓ　ａｎｄ　１ｉｎ
ｅｓ）に組織化されているダイナミック蓄積セルを具え
る蓄積セクションを含んでいる。各ディスク内において
、列と列内て行が全体で１５個のアドルスヒットを使用
するアドレス記憶装置と復号器てアドレスされかつ選択
されている。データは入力シフトレジスタにより入力さ
れ、蓄積すべきデータは入力シフトレジスタ中に直列に
入力される。データは書き込み中間記憶装置と各ディス
クに備えられた入出力スイッチを介して蓄積セクション
に転送される。データを読み取る目的で、これらのデー
タは入出力スイッチと各ディスクの読み取り中間記憶装
置を介して並列に出力シフトレジスタ（そこからデータ
は直列に読み取られる）に印加される。

この装置かテレビジョン受信機の画像蓄積装置として使
用される場合に、蓄積装置は異なる使用と動作モードを
許容せねばならない。特にこれはフリッカ−の無い表示
、さらに特定するとラインフリッカ−、エツジフリッカ
−および大面積フリッカ−の無い画像表示を得ることに
関連している。

その上、蓄積装置は再帰フィルタリング手順（ｒｅｃｕ
ｒｓｉｖｅ　ｆｉｌｔｅｒｉｎｇｐｒｏｃｅｄｕｒｅ）
て使用するのに適している。さらに、画像セクションと
拡大表示および面内画表示（ｐｉｃｋｔｕｒｅ−ｉｎ−
ｐｉｃｔｕｒｅｄｉｓｐｌａｙ）が実行されなければな
らない。

（発明の開示） 本発明の目的は前に規定された規準（ｃｒｉｔｅｒｉａ
）に従いかつ同時に簡単な構造をしているテレビジョン
受信機の汎用的使用に適している蓄積装置を与えること
である。

本発明によると、この目的を達成するために、テレビジ
ョン画像の画素データを蓄積する蓄積装置は、行列構造
のブロックに組織化されている主記憶装置（ｒｎａｉｎ
　５ｔｏｒｅ）　、外部から印加できる列アドレスに従
って主記憶装置の列を選択する各主記憶ブロックに対す
る列復号器（ｃｏｌｕｍｎ　ｄｅｃｏｄｅｒ）、外部か
ら印加できる行アドレス（ｌｉｎｅ　ａｄｄｒｅｓｓ）
に従って各主記憶ブロックの各列で行を共同して選択す
るすべての主記憶ブロックに対する行復号器（ｌｉｎｅ
　ｄｅｃｏｄｅｒ）　、蓄積すべき画素データを画素直
列に入力する入力シフトレジスタと、各データビットに
対して入力シフトレジスタ、から主記憶ブロックの１つ
に画素データを画像並列に転送する書き込み記憶装置（
ｗｒｉｔｅ　５ｔｏｒｅ）を含む少なくとも１つの入力
装置、出力すべき画素データを画素直列に読み取る出力
シフトレジスタと、各データビットに対して１つの主記
憶ブロックから出力シフトレジスタに画素データをビッ
ト並列に転送する読み取り記憶装置（ｒｅａｄ　５ｔｏ
ｒｅ）を含む少なくとも２つの出力装置、を具えている
。

テレビジョン画像の画素データは各画素のデータ語から
なり、各データ語は複数のデータビット一 を具えている。通常これらのデータ語はビット並列、画
素直列態様で伝送され、すなわち各データ語のデータビ
ットは並列に伝送され、個別データ語は直列に伝送され
る。その場合、本発明の蓄積装置の主記憶装置はブロッ
クの行列構造をしており、この行列構造はテレビジョン
画像の行列構造にできる限り近くなっている。これは記
憶装置から、あるいはそれに任意の画素を読み取るか、
あるいは書き込むことを可能にし、アドレシングはテレ
ビジョン画像から実行される。

蓄積すべき画素データの人力あるいは出力すべき画素の
画素直列読み取りと主記憶装置へのあるいはそれからの
転送の間に、一方では伝送データの形式の変化、従って
伝送速度の修正が実行され、そして他方では入力デバイ
スと出力デバイスは書き込み記憶装置と読み取り記憶装
置により主記憶装置から切り放される。その結果、入力
デバイスと出力デバイスにそれぞれ接続されている蓄積
装置の入力と出力は主記憶装置の内部データ転送速度と
は無関係なデータ速度あるいは伝送周波数で動作できる
。入力あるいは出力の各々は広い限界内て自由選択的に
選へる伝送周波数で動作できる。

この伝送周波数は蓄積装置の外側から印加され、かつ常
に各入力あるいは出力に割り当てられるクロック信号に
より専ら決定される。本発明による蓄積装置のモジュー
ル構造、すなわち主記憶装置の組織化と、入力デバイス
と出力デバイスはこのように動作の汎用モード（ｕｎｉ
ｖｅｒｓａｌ　ｍｏｄｅ）を可能にする。このような状
態で、入力および出力シフトレジスタの画素データのデ
ータ形式の変化のために、主記憶装置の転送周波数は入
力と出力に対して低減される。その結果、適当な期間の
時間間隔は例えば入力あるいは出力の１つへの、あるい
はそれからのデータの入力あるいは出力のあり得る妨害
あるいは中断無しに個別シフトレジスタへの画素データ
の交互転送（ａｌｔｅｒｎａｔｉｎｇ　ｔｒａｎｓｆｅ
ｒ）に利用できる。このように、所定の最小データ速度
あるいは転送周波数はテレビジョン画像の画素データの
処理を保証できる。

それ故、本発明による蓄積装置は汎用的に使用てき、特
にいくつかのテレビジョン標準に使用できる。その上、
主記憶装置のモジュラ−構造と組織化は本発明によるタ
イプの複数の蓄積装置の結合された簡単な回路装置を可
能にし、これは多数の画素、すなわちデータ語あるいは
大きな数のブタビットを有するデータ語を蓄積する可能
性を自由選択的に与える。結合された蓄積装置を駆動す
るのに必要な低い回路価格と設計労力は消費者商品（ｃ
ｏｎｓｕｍｅｒ　ｇｏｏｄｓ）の分野で大規模な利用を
可能にする。

入力デバイスと出力デバイスの各々は別のブタ周波数で
動作できないのみならず、またデータ入力と出力の別の
シーケンスで自由選択的に動作できないことは有利であ
る。外部制御信号により専ら決定されるデータ速度とシ
ーケンスにおいて、このようにして「低速」および「高
速」データ入力と出力を形成できることか可能である。

代案として、いくつかのデータ入力あるいはデータ出力
は外部的に配列された多重デバイス（ｍｕｌｔｉｐｌｅ
ｘｄｅｖｉｃｅ）を介してなお増大する転送周波数のブ
タ端子に接続できる。

さらに、主記憶装置はダイナミック蓄積セルから有利に
形成され、かつ行復号器は蓄積セル再生装置（ｓｔｏｒ
ａｇｅ　ｃｅｌｌ　ｒｅｆｒｅｓｈ　ａｒｒａｎｇｅｍ
ｅｎｔ）に連結されている。半導体結晶上に備えられか
つ電界効果トランジスタを介してスイッチオン・オフで
きるキャパシタにより形成されるダイナミック蓄積セル
は小さい表面面積しか必要としない利点と低い動作速度
を有すると言う欠点を組合せている。

その上、放電対時間特性か所与の時間間隔内で常に１再
生」されなければならないキャパシターては、そうしな
ければ蓄積された電荷、従って蓄積されたデータか失わ
れるであろう。もしこの再生手順がデータ入力動作ある
いは出力動作とは無関係に所与の時間ラスターで実行さ
れるなら、蓄積セル再生装置と入力あるいは出力からそ
の同じ蓄積セルが同時にまとまりなく　（ｕｎｃｏｏｒ
ｄｉｎａｔｅｄｌｙ）アクセスされる場合にデータフロ
ーの中断を生じるてあろう。従って、現在の場合には、
行復号器による主記憶装置のすべてのブロックの所与の
行へのアクセスは蓄積セル内容の再生動作と連結される
。また画素データは主記憶装置のそのような組織で蓄積
され、すへての蓄積セルの可能な限り一様な再生の書き
込みと読み取りの双方あるいはそのいずれかか実行され
ることが好ましい。

主記憶装置、書き込み記憶装置および読み取り記憶装置
は共通データバスを介して相互接続されることか好まし
い。そのような接続は簡単な構造であるのみでなく、蓄
積装置のモンユラー構造に有利な影響を及はしている。

多数の入力デバイスおよび／あるいは出力デバイスか使
用される場合、多重モードで画素データをデータバスに
転送可能にすることはさらに有利であろう。その結果、
通常全く大きな数のデータバスの並列ライン接続は減少
できる。しかしそのような多重モードの動作の制御は非
常に簡単であるが、等しい時間間隔で主記憶装置とすへ
ての書き込み記憶装置と読み取り記憶装置の対応端子は
相互接続されなければならない。従って動作の多重モー
ドに必要なすへての多重装置あるいは逆多重装置（ｄｅ
ｍｕｌｔｉｐｌｅＸａｒｒａｎｇｅｍｅｎｔ）はすへて
の他の転送速度とクロック信号に無関係な同じ多重クロ
ックパルスによってお互いに同期できる。

本発明のこれらのおよび他の（さらに詳しい）態様は図
面と実例を参照して記述され解明されよう。

（実施例） 第１図の蓄積装置は一例として主記憶装置１と２つの入
力デハイス２，３と出力デバイス４，５を備えている。

これらのモジュールはデータバス６を介して相互接続さ
れ、データバス６は画素データのビット並列転送用の１
２８個の並列配列されたラインを有している。その上、
書き込み活性化論理（ｗｒｉｔｅ　ａｃｔｉｖａｔｉｎ
ｇ　ｌｏｇｉｃ）　７とアドレス制御８が備えられ、そ
れらはさらに蓄積セル再生デバイス９に連結されている
。

この例において、主記憶装置ｌは１２８個の主蓄積ブロ
ック１１００１から１１１２８を含み、その各々はマト
リクスを形成するよう行列に配設されている複数のダイ
ナミック蓄積セルを具えている。第１図において、各主
蓄積ブロック１１００１から１１１２８は６４列、５１
２行に分割されている。例えば、主蓄積ブロック１１０
０１において、この構造はグリッドラスター（ｇｒｉｄ
　ｒａｓｔｅｒ）によって示されている。

主記憶装置の列、行およびブロックの数は常に蓄積装置
か使用される応用に適応されている。説明された例では
、この数は常に２のベキに正確に一致しており、従って
ブロック、列および行の２進アドレシングの場合には利
用可能な２進アドレスの組合せか完全に使用される。し
かし蓄積装置の所与の応用に対して、ブロック、列およ
び行の数は蓄積すべきデータ量に適応され、すなわちさ
らに特定すると所望のテレビジョン標準で蓄積すべき画
素データの数と形式に適応されている。たとえこのこと
か現在の蓄積セルに実際に割り当てられないアドレスの
組合せとなっていても、この場合には個別アドレスの組
合せによるブロック、列および行のアドレシング、すな
わち個別アドレスビットは所望の蓄積セルのより簡単な
駆動を達成するように割り当てられる。

第１図に示された蓄積装置において、例えば入力デバイ
ス２の入カシフトレジス２１の入力２０を介して蓄積す
べき画素データはビット並列、画素直列に印加される。

このために、入力２０は画素データのデータ語幅に対応
する８つの極（ｐｏｌｅ）を有している。常に１６個の
連続データ語が入カシフトレジス２１に画素直列に入れ
られる。書き込み速度はクロック人力２２を介して印加
された書き込みクロック信号により決定される。入力レ
ジスタ２１は１６×８ビットの容量を有している。

入力シフトレジスタ２１が全体で１６個の画素からなる
画素データで完全に充たされた後で、すべてのデータビ
ットは負荷信号人力２５を介して印加される負荷信号を
用いて入力デバイス２に組み込まれた書き込み記憶装置
２４に１２８極接続２３を介して入力シフＩ・レジスタ
２１から同時に、すなわちビット並列に負荷される。書
き込み記憶装置２４において、画素データはデータバス
６を介してさらに転送するよう利用でき、一方、それと
は無関係に新しい画素データは入力２０を介して入カン
フトレジスタ２１に入ることかできる。

同様な態様で、示されていないが増設データバス６０（
破線）を介して同様な態様で接続可能な入力デバイス３
および別の入力デバイスは例えば３０のような入力、例
えば３１のような入力シフトレジスタ、例えば３２のよ
うなりロック入力、例えば３３のような２８コネクタ接
続、および例えば３４のような書き込み記憶装置で実現
される。

データバス６上の画素データの衝突を防ぐように、書き
込み記憶装置２４と３４の各々はそれぞれ活性化ライン
２６と３６を介して書き込み活性化論理７から活性化信
号を受信する。この信号に応じて、画素データはデータ
バス上の書き込み記憶装置２４あるいは３４て利用可能
にされる。

データバス６の１２８個の並列ラインの各々は主記憶装
置で１２８個の列復号器１２００１から１２１２８の１
つとなり、その各々１つは主記憶ブロックｔｔｏｏｔか
ら１１１２８の１つに割り当てられる。列復号器１２０
０１から１２１２８の各々において、データバス６の関
連ライン６００１．・・・、　６１２８のいずれかは画
素デ夕の伝送のために常に関連主蓄積ブロック１１００
１゜・・・　１１１．２８のいずれかの１つの列に自由
選択的に接続される。従って、列復号器１２００１から
１２１２８は６４個のコネクタ接続１３００１から１３
１２８を介して関連主蓄積ブロック１１００１から１２
１２８に連結される。

主蓄積ブロックの列の選択は列アドレスバス８１を介し
て印加される列アドレスによって実行され、それは示さ
れた例では６ビツトの語幅を有し、かつ列アドレス記憶
装置８２に直ちに蓄積される。ライン８３を介して列ア
ドレスは列アドレス復号器８４に到着し、ここでそれは
列選択信号により列アドレスバス８５の６４個のライン
の１つを占有する。列復号器１２００１から１２１２８
はすへて列アドレスバス８５に並列に接続され、従って
列アドレスはすべての列復号器１２００１から１２１２
８で列アドレス復号器８４を介して関連主蓄積ブロック
１１０θ１から１１１２８０同じ列を選択する。それ故
、データバス６を介して同時に供給されるデータビット
は相互に対応する列に蓄積される。

列アドレスバス８５の第６５番目のラインは書き込み活
性化論理７からかつすべての列復号器１２００１から１
２１２８を並列に導く。活性化ライン２６あるいは３６
の信号に類似する活性化信号はこのライン８６で列復号
器１２００１から１２１２８に転送される。

６個のアドレスバスか列アドレス人力８１て列アドレス
を備えているか、主蓄積ブロック１１００１から１１１
２８のラインの選択は９個のアドレスビットからなる行
アドレスを介して実行され、その行アドレスは行アドレ
ス人力８７を介して行アドレス記憶装置８８に負荷され
、それからライン８９を介して行アドレス復号器９０に
ピット並列に印加される。

その構造に関して、この行アドレス復号器は列アドレス
復号器８４に対応し、主蓄積ブロック１１００１から１
１１２８の個別ラインは行アドレスバス９１を介してラ
イン選択信号により個別に制御される。そのために、行
アドレスバス９１はこの例では５１２個の並列ライン接
続、すなわち５１２個の並列配置ワイヤーを有している
。、各時点て、行アドレスはこれらのワイヤーの１つの
みを介して常に各主蓄積ブロック＋１００１から１１１
２８の１つのラインを制御する。従って個別の主蓄積ブ
ロック１１００１から１１１２８の対応ラインの制御は
同時に、すなわちお互いに並列に実行される。それに従
って、すへての主蓄積ブロック１１００１から１１１２
８のすへてのこれらのラインからのデータビットは列復
号器１２００１から１２１２８で同時に利用可能であり
、かつライン６００１から６１２８を介してさらに伝達
するために選択できる。

主記憶装置１、さらに特定すると主蓄積ブロック１１０
０１から１１１２８はこれらのセルか低価格で製造でき
かつ大きな容積を占めないと言う理由でダイナミック蓄
積セルで構成されている。しかし、ダイナミック蓄積セ
ルはそれらの蓄積キャパシタが時間に対して放電し、従
って充電条件すなわち蓄積されたデータビットを維持す
るために再生手順か規則正しい間隔て必要とされると言
う欠点を有している。これらの再生手順は主蓄積ブロッ
クの行をアドレスしかつ読み取ることにより自動的に実
行される。アドレスされた行の蓄積セルは行アドレス復
号器９０の制御の下で、かつ行アドレスバス９１を介し
て、各接続＋３００１．・・・、　１３１２８によって
読み取り増幅器１４００１．・・・、　１４１２８のい
ずれかにそれぞれ接続される。各読み取り増幅器１４０
０１から１４１２８は６４個の増幅器セルからなり、１
つの増幅器セルは各主蓄積ブロック１１００１から１１
１２８の各列を備えている。データビットの読み取りに
際して、アドレスされた蓄積セル上の電荷は関連増幅器
セルで補強され、そして一方では同じ蓄積セルに再び蓄
積され、他方では関連した各接続１３００１、・・・、
　１３１２８を介して関連した各列復号器１２００１、
・・・、　１２１２８に印加される。この手順は並列に
作用する増幅器時間制御回路（ａｍｐｌｉｆｉｅｒ−ｔ
ｉｍｅｃｏｎｔｒｏｌ　）　９２により、すなわちライ
ン９３を介してすべての読み取り増幅器１４００１から
１４１２８で同時に制御される。

個別の蓄積セルにデータビットを蓄積することは蓄積セ
ルの適当な頻度の励起によって装置内で実行され、従っ
て時間的再生か可能なことが好ましい。特に、直列的に
到着するデータビットあるいは少なくともデータ語は主
蓄積ブロックの列の連続した行に蓄積される。それにも
かかわらす、その同じ蓄積セルにおける２つの読み取り
手順間の時間間隔か長くなり過ぎることか起ころう。こ
の場合に、蓄積セル再生装置９はタイムカウンターを備
え、これは所定の時間間隔か終わった後でデータバス６
を介すデータフローとは無関係に主記憶装置Ｉの蓄積セ
ルの再生動作をトリガーする。

その目的で、蓄積セル再生装置９は入力９４を介して印
加される再生信号によりトリガーされる。他方、この装
置はライン９５を介して行アドレス記憶装置を制御し、
それにより再生手順に対して主蓄積ブロックは行アドレ
ス復号器９０を介してライン直列に付勢される。他方、
増幅器時間制御９２はライン９６を介して再生手順のた
めにトリガーされる。

書き込み活性化論理７は端子７１．７２を介して外部か
ら書き込み選択信号を受信する。入力デバイス２，３．
の１つを介して画素データを選択するこれらの信号は主
記憶装置１に印加されなければならない。その上、列復
号器１２００＋から１２１２８は入力デバイス２．３の
いずれがか能動になる場合にライン８６を介して活性化
信号で充電される。

説明された蓄積装置のデータの伝達の同期は転送りロッ
クパルスにより実行され、この伝達クロックパルスは列
アドレス記憶装置と行アドレス記憶装置８２．８８にそ
れぞれ印加され、また書き込み活性化論理７のクロック
人力１０を介して増幅器時間制御９２に印加される。

１つあるいは複数の出力デバイス４，５（あるいは増設
データバス６１を介して接続された別の出力デバイス）
を介する画素データの供給に対して、データ語はデータ
バス６を介して読み取り記憶装置４０あるいは５０にそ
れぞれビット並列に印加され、かつ直ちにそこに蓄積さ
れる。各スイッチユニット４１と５１により中断できる
１２８極接続４２あるいは５２を介して、画素データは
ビット並列モードて出力シフトレジスタ４３あるいは５
３にそれぞれ印加され、それから各画素に関連するデー
タ語は８極出力４４あるいは５４を介してそれぞれピッ
ト並列および画素直列に供給される。画素データの転送
をトリガーする負荷信号は各負荷信号人力４５あるいは
５５を介して読み取り記憶装置４０あるいは５ｏにそれ
ぞれ印加される。すへての出力シフトレジスタ４３゜５
３、・・・は共通活性化ライン４６を介して活性状態に
調整され、画素データは各クロック人力４７と５７を介
して読み取りクロック信号に応じて各出力４４と５４か
ら直列に出力されたデータ語である。従ってこの例では
すべての出力デバイス４．５は同時に活性化されるが、
しかし読み取りクロック信号の印加はどの態様で画素デ
ータか出力デバイスから取られるかを決定する。

リセット入力４８と５８を介してリセット信号が出力デ
バイス４あるいは５にそれぞれ印加される。

それに応じて出力シフトレジスタ４３あるいは５３の全
内容は一方では「０」にリセットされ、他方では接続４
２あるいは５２はスイッチユニット４１と５１を介して
開放（ｄｉｓｃｏｎｎｅｃｔ）される・従ってぃく９か
の出力から画素データを取り出す目的で、リセット信号
を介して個別の各出力４４と５４をスイッチオフするこ
ともまた可能である。

第２図に示された実施例の蓄積装置は第１図に示された
装置の拡張に対応しており、対応要素には再び同じ参照
記号か与えられている。第２図に示された装置では、１
２８極データバス６は３２個の並列増設ラインのみを有
するデータバス１１により置換されている。１２８極接
続２３と３３からの変換は多重装置２７と３７で実行さ
れ、ここで常に瞬時４重多重化動作（ｌｎｓｔａｎｔａ
ｎｅｏｕｓ　ｆｏｕｒｆｏｌｄ　ｍｕｌｔｉｐｌｅｙ：
ｏｐｅｒａｔｉｏｎ）が実行され、すなわち直列転送モ
ードへの部分再変換（ｐａｒｔｉａｌ　ｒｅｃｏｎｖｅ
ｒｓｉｏｎ）か実行される。このモードては各々か８個
のデータビットからなる４つのデータ語はデータバス１
１にビット並列に転送される。それに対応して、逆多重
装置４９と５９が出力デバイス４，５に備えられ、その
逆多重装置ではデータバス１１を介して受信された画素
データは各読み取り記憶装置４０と５０の１２８個の蓄
積位置にわたって４重逆多重装置に分布されている。

第２図に示された実例において、主記憶装置１はそのラ
イン６００１から６１２８を介して結合多重−逆多重装
置（ｃｏｍｂｉｎｅｄ　ｍｕｌｔｉｐｌｅｘ−ｄｅｍｕ
ｌｔｉｐｌｅｘａｒｒａｎｇｅｍｅｎｔ　）　１２に接
続され、それを介して列復号器１２００１から１２１２
８にわたるデータバス１１からの画素データの対応分布
と、それとは逆にデータバス１１にわたる列復号器１２
００１から１２１２８からの画素データの対応分布か有
効になる。

すへての多重装置２７．３７・・・と逆多重装置４９．
５９・・・および多重−逆多重装置１２はクロック入力
１０からの転送りロックによって同期されている共通デ
ータバス制御１３を介して制御される。データバス制御
が同じ時点て書き込み記憶装置２４と３４の相互に対応
する行を備えることを唯一の目的としているから、読み
取り記憶装置４０と５０と、列復号器１２００１から１
２１２８はデータバス１１て相互接続され、それは上記
の装置の同期した直通接続（ｔｈｒｏｕｇｈｃｏｎｎｅ
ｃｔ　１ｏｎ）を実行するのみである。この状態で、正
確な直通スイッチング周波数は必要とされない。

しかしこの周波数は転送周波数、すなわち第１図のデー
タバス６におけるデータビットの繰り返し周波数の少な
くとも４倍でなければならない。データバス１１のライ
ン接続のこの減少は複数の入力デバイスと出力デバイス
か存在する場合に蓄積装置の構造の簡単化を可能にして
いる。

前に説明された実例の主記憶装置１のブロック、列およ
び行の数と寸法は基本構造にいかなる変化も及ぼすこと
無く対応する態様て行復号器と列復号器およびアドレシ
ングを適応させることにより瞬時パラメーター（ｉｎｓ
ｔａｎｔｎｅｏｕｓ　ｐａｒａｍｅｔｅｒ）に容易に適
応できる。その結果、例えば別のテレビジョン標準に対
する蓄積装置により達成すべき異なる対象への適用は簡
単に与えられる。その上、説明された構造は蓄積装置の
転送速度の限界となること無く可能な限り低い動作速度
での蓄積セル動作を使用するようにしている。

第１図および第２図に示された例において、主記憶装置
への、およびそれからの画素データの人力と読みだしの
シーケンスは行列アドレシングのために任意の自由選択
シーケンスとなり得る。特別の適用に対して、所定のシ
ーケンスで主記憶装置１の行列を付勢することで十分て
あろう。行列アドレス記憶装置８２．８８の代わりに外
部からクロッつてきかつ同期できる簡単な計数回路か使
用できる。このことは可能な限り蓄積装置の端子の節約
となる。

第３図は本発明による蓄積装置の別の実施例の簡単化さ
れたブロック線図表現であり、それは主記憶装置１００
、入力デバイス２００および３個の出力デバイス３００
．４００．５００を具えている。主記憶装置１００は第
１図および第２図の主記憶装置ｌの拡張に対応するか、
しかしブロック、行および列の別の配列を有している。

画素データは２５６個の並列配置ラインを有するデータ
バス６００に印加するか、あるいはそれから放電される
。それに対応して主記憶装置１００は多数の２５６主蓄
積ブロツクを有している。主記憶装置１００の変化した
行列分布に従って、列アドレス入力８１０と主記憶装置
１００への列アドレス転送用のライン８１０は全体て４
つの並列ラインを含み、一方、行アドレス入力８７０と
行アドレス転送用のライン８３０は１２個の行アドレス
ビットに対応する１２個の並列ラインを含んている。ア
ドレス記憶装置とアドレス復号器は表現の簡単化のため
に第３図では１個の共通要素であるメモリ制■８００に
結合されている。第１図と第２図に示されているように
、書き込み記憶装置２４０における活性化信号用の活性
化ライン２６０と外部から印加された書き込み選択信号
用の端子７１０、転送りロック用のクロック入力ＩＯ１
および再生信号用の入力９４か追加的に備えられている
。

第１図と第２図に示されているように、入力デバイス２
００は入力シフトレジスタ２１０を含んでいるが、しか
し８ビツトの３２個のデータ語の形式に変化され、それ
は２５６極接続２３０を介して書き込み記憶装置２４０
に画素データをビット並列に印加する。入力シフトレジ
スタ２１０は再び８極入力２０とクロック人力２２と、
負荷信号人力２５に接続されている書き込み記憶装置２
４０に接続されている。

第１出力デバイス３００はその構造に関して、変化され
たデータ形式に適応する第１図と第２図の出力デバイス
４，５に対応している。それに応じて、データバス６０
０は負荷信号人力３０２を介して負荷信号か印加される
２５６個の並列蓄積セルを有する読み取り記憶装置３０
１に接続されている。スイッチユニット３０３により開
放できる２５６極接続３０４を介して、読み取り記憶装
置３０１に蓄積されたデータビットは出力シフトレジス
タ３０５に並列に印加される。そこから画素データは８
極出力３０６を介して画素直列モードで供給され、かつ
個別画素内でビット並列モードのデータ語により表され
る。その目的で、出力シフトレジスタ３０５は３２×８
蓄積位置の形式を有している。出力デバイス４に従って
、活性化ライン４６への接続、クロック人力４７に対応
する読み取りクロック信号、ならびに第１図あるいは第
２図の出力デバイス４からのリセット人力４８に対応す
るリセット信号のリセット入力３０８か付加的に備えら
れている。

出力デバイス４００と５００は共通読み取り記憶装置４
０１を介して画素データか供給される。読み取り記憶装
置４０１はデータバス６００の２５６個の並列ラインに
対応する２５６個の並列蓄積セルを具えている。それは
共通負荷信号入力４０２を介して共通負荷信号により制
御される。読み取り記憶装置４０１の後で接続４０３の
２５６個の並列増設ラインは２つの１２８極接続４２と
５２にわたって分割され、１２８極接続４２と５２は同
じ参照記号が与えられている第１図と第２図の出力デバ
イス４，５の接続と同じ構造をしている。これらの接続
４２．５２はスイッチユニット４１．５１を介して出力
シフトレジスタ４３．５３に導かれ、それらか制御され
ている態様に対して、出力デバイス４００と５００のこ
れらの部分は出力デバイス４，５の対応する部分に正確
に対応し、従って同じ参照記号が与えられている。

出力デバイス４００と５００はクロック人力４７と５７
を介して出力デバイス３００の出力３０６と同じ出力速
度である出力４４と５４のデータ出力速度により動作で
きる。説明された蓄積装置の外部で出力４４と５４に接
続されている高速マルチプレクサ−により、データフロ
ーはこれらの出力を介して同じデータ語幅の１つの単一
データ出力を介して結合できるが、しかしそれは転送速
度を２倍にする。出力４４゜５４と出力３０６か共に蓄
積装置の製造態様と構造により決定された最高可能な転
送速度で動作するものと仮定すると、転送速度の２倍の
データフローは出力デバイス４００と５００にわたる共
通読み取り記憶装置４０１からのデータフローの対応分
布で蓄積装置から取り出すことかできる。

さらに、個別出力デバイスの出力における別の転送速度
は主記憶装置からこれらの出力に別の転送速度で印加さ
れた画素データを有することにより考慮でき、例えば画
素データは１つの時間間隔内で出力デバイスの読み取り
記憶装置に主記憶装置から２回読まれ、画素データの唯
一の組は同じ時間間隔で読み取り記・億装置に印加され
ることと対比される。これとは逆に、読み取り記憶装置
は画素データにより一様に供給され得るか、しかしこれ
らの画素データは、新しい画素データが読み取り記憶装
置に転送され、引き続いて出力シフトレジスタに転送さ
れる前に、出力を介して出力シフ１−レジスタから一度
出力できるかあるいは数回出力できる。

第４図は本発明による蓄積装置の使用法の簡単な一実施
例を示している。第４図において、この蓄積装置は参照
記号１４て示され、それは例えば第１図に示されたよう
な入力デバイス２．２個の出力デバイス４，５、主記憶
装置１、蓄積側ｉ（例えば？、　　８．　９）、および
データバス６を有する装置を具えている。第４図の簡単
化された表現では入力２０と出力４４．５４のみが示さ
れている。

第４図の実施例において、蓄積装置１４は再帰フィルタ
のサブ画像蓄積モジュールとして使用されている。一連
の画素データは画像データ人力１５を介してビット並列
、画素直列モードで印加されている。ディジタルセツテ
ィング段１６において、画像データ人力１５からの画素
データは０と１の間のファクターだけ低減され、すなわ
ちそれらは数１とこのファクターの間の差により乗算さ
れている。

次に画素データは加算器１８を介して蓄積装置１４の入
力２０に到着する。

出力５４から、画素データは入力２０に存在する転送速
度と同じ速度て蓄積装置１４から出力される。

これらの画素データか０と１の間の値の上記のファクタ
ーで乗算される（第２）ディジタルセツティング段１７
を介して、このように変化されたデータ語は加算器１８
の第２人力に到着し、ここでそれらは画素データ１５か
ら、あるいは（第１）ディジタルセツティング段１６か
ら画素データに付加的に重畳される。

蓄積装置Ｉ４の出力４４は入力２０と出力５４の速度の
２倍である転送速度で動作する。例えば、フリッカ−の
無い画像表示用の画像表示デバイスが出力４４に接続さ
れる。

本発明による蓄積装置は異なる寸法の画像あるいはサブ
画像として構成できる。輝度信号と色度信号は別のデー
タ形式で１つの単一蓄積装置に蓄積できる。説明された
蓄積装置のいくつかの簡単な組合せがまた容易に実現で
きる。蓄積形態は画像形式と転送速度に自由選択的に整
合できる。これは簡単なやり方で行え、さらに特定する
と特にそこに蓄積すべきデータ語の数に関して入力およ
び出力シフトレジスタの蓄積容量の対応する選択により
行える。本発明による蓄積装置は簡単かつ安価な構造の
ものであり、従って消費者商品の分野で使用するのに特
に適している。

【図面の簡単な説明】

第１図は本発明による蓄積装置のブロック回路線図であ
り、 第２図は第１図の蓄積装置の変形を示し、第３図は簡単
化された表現の別の実施例を示し、および 第４図は本発明による蓄積装置の可能な使用法の１つの
簡単な例である。 １・・・主記憶装置 ２．３・・入力デバイス ４．５・・出力デバイス ６　・データバス ７・・・書き込み活性化論理 ８・・・アドレス制御 ９・・・蓄積セル再生デバイス １０・・・クロック入力 １１・・・データバス １２・・・多重−逆多重装置 １３・・・共通データバス制御 １４・・・蓄積装置 ｌ５・・・画像データ入力 １６・・・（第１）ディジタルセツティング段１７・・
・（第２）ディジタルセツティング段１８・・・加算器 ２０・・・（８極）入力 ２１・・・入力シフトレジスタ ２２・・・クロック入力 ２３・・・１２８極接続 ２４、３４・・・書き込み記憶装置 ２５・・・負荷信号入力 ２６、３６・・・活性化ライン ２７、３７・・・多重装置 ３０・・・入力 ３１・・・入力シフトレジスタ ３２・・・クロック回路あるいはクロック人力３３・・
・２８コネクター接続 ３４・・・書き込み記憶装置 ４０、５０・・・読み取り記憶装置 ４１、５１・・・スイッチユニット ４２、５２・・・１２８極接続 ９２・・・増幅器時間制御 ９３・・・ライン ９４・・・入力 ９５、９６・・・ライン １００・・・主記憶装置 ２００・・・入力デバイス ２１０・・・入力シフトレジスタ ２３０・・・２５６極接続 ２４０・・・書き込み記憶装置 ２６０・・・活性化ライン ３００、４００．５００・・・出力デバイス３０１・・
・読み取り記憶装置 ３０２・・・負荷信号人力 ３０３・・・スイッチユニット ３０４・・・２５６極接続 ３０５・・・出力シフトレジスタ ３０６・・・８極出力 ３０８・・・リセット入力 ４００、５００・・・出力デバイス ４０１・・・共通読み取り記憶装置 ４３、５３・・・出力シフトレジスタ ４４、５４・・・（８極）出力 ４５、５５・・・負荷信号入力 ４６・・・共通活性化ライン ４７、５７・・・クロック入力 ４８、５８・・・リセット入力 ４９、５９・・・逆多重装置 ６０、６１・・・増設データバス ７１、７２・・・端子 ８１・・列アドレス入力 ８２・・・列アドレス記憶装置 ８３・・・ライン ８４・・・列アドレス復号器 ８５・・・列アドレスバス ８６・・・ライン ８７・・・行アドレス入力 ８８・・・行アドレス記憶装置 ８９・・・ライン ９０・・・行（アドレス）復号器 ９１・・・行アドレスバス ４０２・・・共通負荷信号入力 ４０３・・・接続 ６００・・・データバス ７１０・・・端子 ８１０・・・列アドレス入力 ８００・・・メモリ制御 ８３０・・・ライン ８７０・・・行アドレス入力 ８９０・・・ライン １１００１〜１１１２８・・・主記憶（あるいは主蓄積
）ブロック １２００１〜１２１２８・・・列復号器１３００１−１
３１２８・・・コネクター接続１４００１〜１４１２８
・・読み取り増幅器６００１〜６１２８・・・ライン

Claims (1)

1. 【特許請求の範囲】 １、テレビジョン画像の画素データを蓄積する蓄積装置
   （１４）であって、 −行列構造のブロックに組織化されている主記憶装置（
   １）、 −外部から列アドレス入力（８１）に印加できる列アド
   レスに従って主記憶装置（１）の 列を選択する各主記憶ブロック（１１００１、…）に対
   する列復号器（１２０００１、…）、 −外部から行アドレス入力（８７）に印加できる行アド
   レスに従って各主記憶ブロック （１１００１、…）の各列で行を共同して選択するすべ
   ての主記憶ブロック（１１００１、…）に対する行復号
   器（９０）、 −入力（２０）に蓄積すべき画素データを画素直列に入
   力する入力シフトレジスタ（２１）と、各データビット
   に対して入力シフトレ ジスタ（２１）から主記憶ブロック（１１００１、…）
   の１つに画素データを画像並列に転送 する書き込み記憶装置（２４）を含む少なくとも１つの
   入力装置（２）、 −出力（４４、５４）に出力すべき画素データを画素直
   列に読み取る出力シフトレジスタ （４３、５３）と、各データビットに対して１つの主記
   憶ブロック（１１００１、…）から出力シフトレジスタ
   （４３、５４）に画素データをビット並列に転送する読
   み取り記憶装置 （４０、５０）を含む少なくとも２つの出力装置（４、
   ５）、 を具える蓄積装置。 ２、入力および出力装置の各々（２、３あるいは４、５
   ）が別のデータ周波数および／あるいはデータ入力およ
   びデータ出力の別のシーケンスで動作可能であることを
   特徴とする請求項１に記載の蓄積装置。 ３、主記憶装置（１）がダイナミック蓄積セルを有する
   構造のものであり、かつ行復号器 （９０）が蓄積セル再生装置（９）に連結されているこ
   とを特徴とする請求項１あるいは２に記載の蓄積装置。 ４、主記憶装置（１）と書き込み記憶装置（２４、３４
   ）と読み取り記憶装置（４０、５０）が共通バス（６あ
   るいは１１）を介して相互接続されていることを特徴と
   する請求項１から３のいずれか１つに記載の蓄積装置。 ５、画素データが多重でデータバス（１１）に転送でき
   ることを特徴とする請求項４に記載の蓄積装置。