JPH022686A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH022686A JPH022686A JP14947488A JP14947488A JPH022686A JP H022686 A JPH022686 A JP H022686A JP 14947488 A JP14947488 A JP 14947488A JP 14947488 A JP14947488 A JP 14947488A JP H022686 A JPH022686 A JP H022686A
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- phosphorus
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- impurities
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims description 4
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000009792 diffusion process Methods 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 24
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 24
- 239000011574 phosphorus Substances 0.000 abstract description 24
- 229910052785 arsenic Inorganic materials 0.000 abstract description 14
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 14
- 230000005684 electric field Effects 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 238000000059 patterning Methods 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 3
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＥＰＲＯＭなどの半導体不揮発性メモリに関す
るものである。
るものである。
（従来の技術）
ＥＰＲＯＭ（７）一種であるＦ ＡＭＯＳ １’は、ド
レン接合に高い逆バイアス電圧を印加してなだれ降伏を
起こさせ、その時発生する高いエネルギーの電子をフロ
ーティングゲートに蓄積する。
レン接合に高い逆バイアス電圧を印加してなだれ降伏を
起こさせ、その時発生する高いエネルギーの電子をフロ
ーティングゲートに蓄積する。
ＥＦＲＯＭの書込み効率は、チャネル実、効長を短くす
ると向上することが知られている。
ると向上することが知られている。
（発明が解決しようとする課題）
チャネル実効長を短かくするために、ゲート電極をパタ
ーン化するプロセスでゲート長を短かくすることが考え
られる。しかし、微細パターン化プロセスでさらにゲー
ト長を短かくすると、製造歩留まりが低下する問題が生
じる。
ーン化するプロセスでゲート長を短かくすることが考え
られる。しかし、微細パターン化プロセスでさらにゲー
ト長を短かくすると、製造歩留まりが低下する問題が生
じる。
一方、ドレイン・ソースをリンと砒素の二重拡散によっ
て構成する方法がある。リンは砒素よりも拡散係数が大
きいため、イオン注入後の熱処理によってリンが砒素よ
りも大きく拡散し、チャネル実効長を短かくする効果が
ある。
て構成する方法がある。リンは砒素よりも拡散係数が大
きいため、イオン注入後の熱処理によってリンが砒素よ
りも大きく拡散し、チャネル実効長を短かくする効果が
ある。
しかしながら、チャネル実効長を短かくするために、リ
ンの注入量を１０１７〜１ｏ１ｓ／ｃｍ３に多くすると
、第２図に示されるように電界強度が弱くなっていく。
ンの注入量を１０１７〜１ｏ１ｓ／ｃｍ３に多くすると
、第２図に示されるように電界強度が弱くなっていく。
電界強度が弱くなれば書込み効率が低下する。
本発明は少なくともドレインを８種類の不純物による二
重拡散構造としてゲート電極のパターン化を従来通りと
して製造上のマージンを従来通り保ち、しかもチャネル
実効長を短かくし、かつ、電界強度の低下も防いで書込
み効率を向上させることのできる半導体不揮発性メモリ
を提供することを目的とするものである。
重拡散構造としてゲート電極のパターン化を従来通りと
して製造上のマージンを従来通り保ち、しかもチャネル
実効長を短かくし、かつ、電界強度の低下も防いで書込
み効率を向上させることのできる半導体不揮発性メモリ
を提供することを目的とするものである。
（課題を解決するための手段）
本発明では、少なくともドレイン領域を拡散係数の異な
る同一導電型の２種類の不純物による二重拡散構造し、
拡散係数の大きい不純物の濃度を１０２ｏ／ ｃ ｍ’
以上とする。
る同一導電型の２種類の不純物による二重拡散構造し、
拡散係数の大きい不純物の濃度を１０２ｏ／ ｃ ｍ’
以上とする。
（作用）
第２図に示されるようにリンの注入量を増していき、１
０”／ｃｍ３以上とすると、いったん低下した電界強度
Ａが再び強くなる。リンの注入量が多くなるほど拡散深
さＢも大きくなってチャネル実効長を短かくすることが
でき、しかもリンの注入量が１０”／ａｍ’を越えると
電界強度Ａも強くなって書込み効率を上げることができ
る。
０”／ｃｍ３以上とすると、いったん低下した電界強度
Ａが再び強くなる。リンの注入量が多くなるほど拡散深
さＢも大きくなってチャネル実効長を短かくすることが
でき、しかもリンの注入量が１０”／ａｍ’を越えると
電界強度Ａも強くなって書込み効率を上げることができ
る。
（実施例）
第１図は本発明をＦＡＭＯＳに適用した一実施例を表わ
す。
す。
１はＰ型シリコン基板であり、フィールド酸化膜２で囲
まれたフィールド領域にはリンと砒素による二重拡散構
造のドレインＤとソースＳが形成されている。３，５は
リンと砒素を含む拡散領域、４．６はリンのみの拡散領
域である。
まれたフィールド領域にはリンと砒素による二重拡散構
造のドレインＤとソースＳが形成されている。３，５は
リンと砒素を含む拡散領域、４．６はリンのみの拡散領
域である。
基板１上にはゲート酸化膜７を介してフローティングゲ
ート８が形成され、その上に眉間絶縁膜９を介してコン
トロールゲート１０が形成されている。配線やパッシベ
ーション膜などの図示は省略しである。
ート８が形成され、その上に眉間絶縁膜９を介してコン
トロールゲート１０が形成されている。配線やパッシベ
ーション膜などの図示は省略しである。
ＦＡＭＯＳの製造プロセスにおいては、パターン化によ
りゲート電極８，１０を形成した後、基板１にリンと砒
素をイオン注入法により導入する。
りゲート電極８，１０を形成した後、基板１にリンと砒
素をイオン注入法により導入する。
リンは１０”／ａｍ３以上、砒素は１０２０〜１０２１
７ｃｍ３程度とする。イオン注入後の熱処理によって砒
素よりもリンの方が大きく拡散し、リンの横方向拡散に
よりチャネル実効長が短かくなる。
７ｃｍ３程度とする。イオン注入後の熱処理によって砒
素よりもリンの方が大きく拡散し、リンの横方向拡散に
よりチャネル実効長が短かくなる。
本実施例では、ドレインＤとソースＳの両方からのリン
の拡散によってチャネル実効長がより短くなる。
の拡散によってチャネル実効長がより短くなる。
第２図に示されるように、１０”／ｃｍ３以上のリンの
注入によって拡散深さＢが深くなり電界強度Ａも強くな
る。このように、１０”／ ｃ ｍ’以上のリンの注入
によってチャネル実効長が短かくなり、電界強度Ａも強
くなって書き込み効率が向上する。第２図のデータはゲ
ート酸化膜の膜厚が２０ｎｍ、実効ゲート長が１．１μ
ｍで、ドレイン電圧とゲート電圧を５ｖ、基板電圧を一
２ｖとしたときのものである。
注入によって拡散深さＢが深くなり電界強度Ａも強くな
る。このように、１０”／ ｃ ｍ’以上のリンの注入
によってチャネル実効長が短かくなり、電界強度Ａも強
くなって書き込み効率が向上する。第２図のデータはゲ
ート酸化膜の膜厚が２０ｎｍ、実効ゲート長が１．１μ
ｍで、ドレイン電圧とゲート電圧を５ｖ、基板電圧を一
２ｖとしたときのものである。
第３図は他の実施例を表わす。
本実施例ではドレインＤは第１図と同じくリンと砒素の
二重拡散による構造であり、一方ソースＳの拡散領域１
１は不純物として砒素のみを含んでいる。
二重拡散による構造であり、一方ソースＳの拡散領域１
１は不純物として砒素のみを含んでいる。
書込み効率で最も大きく影響するのはドレイン接合であ
るので１本実施例はドレインＤのみを二重拡散構造とし
たものである。
るので１本実施例はドレインＤのみを二重拡散構造とし
たものである。
（発明の効果）
本発明では、少なくともドレイン領域を拡散係数の異な
る同一導電型の２種類の不純物による二重拡散構造し、
拡散係数の大きい不純物の濃度を１０”／ａｍ’以上と
したので、ゲート電極の仕上がり寸法を従来通りとして
製造歩留まりを従来と同程度に維持しながら、チャネル
実効長を短かくし、しかも電界強度も大きくして、書込
み効率を向上させることができる。
る同一導電型の２種類の不純物による二重拡散構造し、
拡散係数の大きい不純物の濃度を１０”／ａｍ’以上と
したので、ゲート電極の仕上がり寸法を従来通りとして
製造歩留まりを従来と同程度に維持しながら、チャネル
実効長を短かくし、しかも電界強度も大きくして、書込
み効率を向上させることができる。
第１図は一実施例を示す断面図、第２図はリンの濃度と
電界強度及び拡散深さの関係を示す図、第３図は他の実
施例を示す断面図である。 ３．５・・・・・・リンと砒素の拡散領域、４，６・・
・・・・リンの拡散領域、８・・・・・・フローティン
グゲート、１０・・・・・・コントロールゲート。 特許呂開六 株式会社リコー
電界強度及び拡散深さの関係を示す図、第３図は他の実
施例を示す断面図である。 ３．５・・・・・・リンと砒素の拡散領域、４，６・・
・・・・リンの拡散領域、８・・・・・・フローティン
グゲート、１０・・・・・・コントロールゲート。 特許呂開六 株式会社リコー
Claims (1)
- （１）少なくともドレイン領域が拡散係数の異なる同一
導電型の２種類の不純物による二重拡散構造となってお
り、拡散係数の大きい不純物の濃度が１０＾２＾０／ｃ
ｍ＾３以上である半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14947488A JPH022686A (ja) | 1988-06-16 | 1988-06-16 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14947488A JPH022686A (ja) | 1988-06-16 | 1988-06-16 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022686A true JPH022686A (ja) | 1990-01-08 |
Family
ID=15475939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14947488A Pending JPH022686A (ja) | 1988-06-16 | 1988-06-16 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022686A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641696A (en) * | 1994-08-31 | 1997-06-24 | Nkk Corporation | Method of forming diffusion layer and method of manufacturing nonvolatile semiconductor memory device |
| JP2010045374A (ja) * | 2009-09-09 | 2010-02-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US11556881B2 (en) * | 2019-04-23 | 2023-01-17 | International Business Machines Corporation | Generation of business process model |
-
1988
- 1988-06-16 JP JP14947488A patent/JPH022686A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641696A (en) * | 1994-08-31 | 1997-06-24 | Nkk Corporation | Method of forming diffusion layer and method of manufacturing nonvolatile semiconductor memory device |
| JP2010045374A (ja) * | 2009-09-09 | 2010-02-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP4585027B2 (ja) * | 2009-09-09 | 2010-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11556881B2 (en) * | 2019-04-23 | 2023-01-17 | International Business Machines Corporation | Generation of business process model |
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