JPH02266448A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、システムバス上に流される、イベント発生信
号（例、割り込み信号）やメモリのデータの更新を知ら
せる信号等を監視するシステムバス監視部を具えたデー
タ処理装置に関するもので

【従来の技術１ データ処理装置には、バッファメモリ（キャッシュメモ
リとも呼ばれる）を具えたものがある。 バッファメモリは、データ処理装置とは別に設置しであ
る主メモリ装置の中のデータの内、前記データ処理装置
において使用頻度の高いものをコピーして保持するメモ
リである。 バッファメモリを具えていると、頻繁に使用するデータ
はバッファメモリから速やかに得られ、アクセス時間の
長い主メモリ装置までアクセスしに行かなくともよいの
で、データ処理時間が短縮される。 ところで、共通のシステムバス（アドレスバス。 データバス、コントロールバスの総称）に複数のデータ
処理装置を接続して構成したマルチデータ処理システム
があるが、これにバッファメモリを具えた前記のような
データ処理装置が用いられている場合がある。 仮に、そのようなデータ処理装置としてａ、　　ｂの２
つがあり、それぞれのバッファメモリ内に、たまたま主
メモリ装置の同じデータ、例えば、Ｎ番地のデータＭを
共に保持していたとする。そして、ａのデータ処理装置
での処理の結果、データＭがＭｌに変更されたとする。 すると、主メモリ装置のＮ番地のデータＭはもとより、
それをコピーして保持しているデータ処理装置すのバッ
ファメモリも、Ｎ番地データをＭからＭｌに書き換える
必要がある。 そのため、データ書き換え信号が、システムバス上に流
される。各データ処理装置には、該信号をキャッチする
メモリデータ監視機構が設けられ、キャッチした時はバ
ッファメモリのデータの変更を行う。 なお、メモリデータの監視に関する文献としては、例え
ば、Ｃａｃｈｅ　　Ｃｏｈｅｒｅｒ＋ｃｅ　　Ｐｒｏｔ
ｏｃｏｌｓ：Ｅｖａｌｕａｔｉｏｎ　　Ｕｓｉｎｇ　　
ａ　　Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ　５ｆｕｌａ−ｔ
ｉｏｎ　　？１ｏｄｅｌ”　Ｊａｍｅｓ　Ａｒｃｈｉｂ
ａｌｄ　ａｎｄ　Ｊｅａｎ−ＬｏｕｐＢｅａｒ、　　Ｉ
ＥＥＥ　　Ｔｒａｎｓ、　　ｏｎ　　Ｃｏｍｐｕｔｅｒ
　　　Ｓｙｓｔｅｍ、　　Ｖｏｌ、４゜Ｎｏ、４．　Ｎ
ｏｖ、　’８６．　ＰＰ２７３〜２９８がある。 また、共通のシステムバスに接続された他の装置から、
成るデータ処理装置に対するイベント（ｅｖｅｎｔ）の
発生を知らせる信号（例、割り込みを要求する信号等）
もまた、システムバス上に流される。この種の信号はメ
ツセージ信号と呼ばれ、各データ処理装置には、メツセ
ージ信号をキャッチするメツセージ監視機構が設けられ
ている。メツセージ信号をキャッチすると、データ処理
装置はそれに対応した処理動作を開始する。 【発明が解決しようとする課題】 しかしながら、従来のデータ処理装置においては、メモ
リデータ監視機構とメツセージ監視８！構とは、独立し
て別個に設けられており、データ処理装置の小型化を実
現する上での妨げとなっていたという問題点があった。 本発明は、このような問題点を解決することを課題とす
るものである。

【課題を解決するための手段】

前記課題を解決するため、本発明では、メモリデータ監
視機構とメツセージ監視機構との統合化を図ることによ
り、ハードウェアを出来るだけ小型化すべく、次のよう
な手段を講じた。ＮＪち、本発明のデータ処理装置では
、システムバス上に流されるメモリデータ変更信号を監
視するメモリデータ監視回路と、システムバス上に流さ
れるメツセージ信号を監視するメツセージ監視回路と、
前記メンセージ信号に基づく処理および前記メモリデー
タ監視回路の故障時の処理を行う共通処理回路とから成
るシステムバス監視部を具えることとした。

【作　　用】

前記の如き構成にすることにより、メツセージ信号に基
づく処理およびメモリデータ監視回路の故障時の処理を
、共通処理回路という１つの回路で行うことが出来るよ
うになり、ハードウェアを小型化することが可能になっ
た。

【実　施　例】

以下、本発明の実施例を図面に基づいて詳細に説明する
。 〔データ処理装置の概要〕・・・第１図第１図に、本発
明の実施例にかかわるデータ処理装置の概要を示す。第
１図において、■はアドレスバス、２はデータバス、３
はコントロールバス、４はシステムバス、５は主データ
処理装置、６は副データ処理装置、７はバスインタフェ
ース・ユニット、８はシステムバス監視部、９はメモリ
データ監視回路、■０はメツセージ監視回路、ＩＩはバ
ッファメモリ、１２はＣＰＵ　（中央演算処理装置）、
１３はアドレスバス、１４はデータバス、１５〜２５は
信号線である。 第１図では、システムバス４に接続されるデータ処理装
置としては、主データ処理語２５と副データ処理装置６
の計２つしか示してないが、もっと多くのデータ処理装
置が接続される場合もあり得る。 主データ処理装置５における通常の処理動作は、次のよ
うにして行われる。 ＣＰｔＪ１２が演算処理をするに際して必要とするデー
タは、バッファメモリ１１にアクセスして得る。その時
、アドレス信号は、アドレスバス１３→信号線２５を経
てバッファメモリ１１に送られ、データは、信号ｖＡ２
３→データバス１４を経てＣＰＵ１２に提供される。な
お、ＣＰＵ１２の作動状況に関するコントロール・ステ
ータス信号は、信号１１５→信号線２４を経て送られる
。 もし、必要とするデータがパフノアメモリ１１内に見つ
からなかった時には、図示しない主メモリ装置より取り
寄せなければならない、その時には、バスインタフェー
ス・ユニット７→システムバス４を経て、図示しない主
メモリ装置にアクセスする。 次に、前記したデータ書き換え信号やメツセージ（８号
がシステムバス４上に流れた場合の動作の概略を説明す
る。 システムバス４上を流れる信号は、バスインクフェース
・ユニット７を経て取り入れられる。取り入れられた信
号はシステムバス監視部８にも送られ、前記したデータ
書き換え信号とかメツセージ信号とかが混じっていない
かどうか調べられる。 書き換えるべきデータの番地を伝えるには、勿論、アド
レス信号が用いられる。また、各種のメツセージの内容
は予め定められた番地に格納されているので、メツセー
ジを伝えるのにも、アドレス信号が用いられる。システ
ムバス監視部８へのアドレス信号の伝達は、信号線１９
を通って行われる。 バッファメモリ１１を書き換えよというライト（ｗｒｉ
ｔｅ）信号は、信号線２０を通って伝えられる。 バッファメモリ１１のどの番地のデータを書き換えるか
等の情報は、信号線１８を通ってバッファメモリ１１に
伝えられる。信号線１７は、バッファメモリ１１の作動
状況に関するバッファメモリ・ステータス信号を伝える
信号線である。 一方、主データ処理装置５が動作しなければならないメ
ツセージがあった場合（例えば、割り込み処理をすべし
との要求があった場合）、割り込み信号が、信号線１６
を通ってｃｐｕ　１２に伝えられる。それと共に、割り
込み処理の内容を表すベクタ（一連のステツプから成る
プログラム等を簡単に指し示すための符号）が、信号線
２１→データバス１４を通ってＣＰＵ１２に伝えられる
。 ＣＰＵＩ２のコントロール・ステータス信号は、信号線
１５→信号線２２を通してシステムバス監視部８に伝え
られる。 以上のように、本発明では、システムバス監視部８ひと
つだけで、メモリデータの監視とメンセージの監視との
２つを行うようになっており、これらの監視を独立して
別個に設けられた機構によって行っていた従来のものに
比し、ハードウェアを小型化することが出来る。 （システムバス監視部８の詳細〕・・・第３図第３図に
、本発明におけるシステムバス監視部の詳細図を示す、
符号は、第１図のものに対応する。そして、１０−１は
デコーダ、２６は共通処理回路、７１はバス・コントロ
ール信号、７２はアドレス信号、８１はメツセージ処理
部、８２はＦＩＦＯメモリ　（Ｆｉｒｓｔ　Ｉｎ　Ｆｉ
ｒｓｔ　０ｕｔ）　、８３はＣＰＬＩインタフェース部
、９１はデコーダ、９２〜９５はタグメモリ、９６〜９
９は比較器、１００はバッファメモリ・インタフェース
部、１０１は信号線、１０２はタグエラーレジスタ、１
１１はバッファメモリ・ステータス信号、１２１はコン
トロール・ステータス信号である。 システムバス監視部８は、大きく分けて、メモリデータ
監視回路９．メツセージ監視回路ｌＯおよび共通処理回
路２６０３つのブロックから成る。 以下、各ブロックの構成および動作について説明する。 （バッファメモリデータ監視回路９） デコーダ９１は、システムバス４から取り入れられたア
ドレス信号７２（ｋビットとする）の、下位ｍビットの
デコードをする。デコード結果は、バス・コントロール
信号７１が人力された時に出力される。 タグメモリ９２〜９５は、バックアメモリ１１のタグ部
と同一内容を持つメモリである０図では４Ｗａｙの構成
のものを示した。しかし、これに限られるわけではなく
、ＩＷａｙまたは２Ｗａｙ等の構成のものでもよい。 なお、バックアメモリ１１のタグ部とは、バッファメモ
リｌｌ内に設けられており、バックアメモリ１１に格納
されているデータの管理を行う部分である。例えば、バ
ッファメモリＩＩに主メモリ装置のアドレスＰにあるデ
ータがコピーされて格納されている場合、タグ部にはＰ
というアドレスが記録される。従って、タグ部を見れば
、バッファメモリ１１に格納されている全てのデータの
アドレスを知ることが出来る。 さて、デコーダ９１に入力されたのと同じ下位ｍビット
を有するアドレスが、各Ｗａｙから１つづつ選び出され
、比較器９６〜９９へと送られる。 比較器９６〜９９は、選び出されたアドレスの上位に−
ｍビットと、システムバス４から取り入れられたアドレ
ス信号７２の上位に−ｍピントとが一致（ヒツト）シて
いるかどうかを調べる。もし、タグメモリ９３から選び
出されたアドレスと一致したとすれば、比較器９７から
ヒント信号が出る。ヒツト信号が出るということは、結
局にビットの全てが一致したものが見出されたというこ
とに外ならない。 言い換えれば、どこか他のデータ処理装置でデータ変更
がなされたアドレスと同じアドレスが、バッファメモリ
１１内に見出されたということである。従って、バッフ
ァメモリ１１内のそのアドレスのデータは、書き換える
必要がある。 そこで、バックアメモリ・インタフェース部１００は、
バッファメモリ・ステータス信号１１１およびコントロ
ール・ステータス信号１２１の制御のもとに、ヒツト信
号（信号線１８−１）、Ｗａｙ選沢選択（書き換えるべ
きデータのアドレスが、どのＷａｙに属しているかを知
らせる信号。 信号線１Ｂ−２）、セット選択信号（ヒツトされたＷａ
ｙの中のどこであるかを知らせる信号。受は取った下位
ｍビットが使われる。信号線１８−３）をバッファメモ
リ１１へ送出する。これらの信号を受は取った時、バッ
フ１メモリ１１は、ＣＰＵ１２と連絡をとって、変更さ
れた部分のデータの書き換えを行う。 もし、どこか他のデータ処理装置で変更されたデータが
、バッフ７メモリ１１内に保持されてはいないものであ
れば、比較器９６〜９９がらヒツト信号が出ることはな
い。 タグエラーレジスタ１０２は、比較器９６〜９９の内、
２個以上が一致信号（ヒント信号）を出した時に出すタ
グエラー信号を格納している。タグメモリ９２〜９５に
記録されているアドレスに、同じものは２つとないから
、２個以上が一致を示すことは、正常に動作している限
り有り得ない。 従って、そのような信号が出た・ということは、故障が
発生していることに外ならない。タグエラー信号は、故
障に対処するための信号である。 （メツセージ監視回路１０）・・・第３図これは、デコ
ーダ１０−１によって構成される。 デコーダ１０−１は、システムバス４より取り入れられ
たアドレス信号７２（ｋビット）の内、上位に−ｍビッ
トをデコードして、そのアドレス信号がメツセージを意
味するものかどうが調べる。 第２図は、メツセージが格納されているエリアを示す図
である。ビット数としてに−ｍ個のビットを用いれば、
２ト”個のエリアの設定が可能である。Ａ、Ｂ、・・・
Ｃ，Ｄは、各エリアを示す、そして゛、例えば、成るエ
リアＣをメツセージ用として定めておく。　アドレス信
号７２がメソセージを意味するものかどうかは、その上
位に−ｍビットがエリアＣを示すピントと一致している
がどうかで調べることが出来る。 デコードした結果、メツセージを意味するものであれば
、メツセージ受信信号が出力されるが、それはバス・コ
ントロール信号７１が入力された時に出力される。 下位ｍビットは、次に述べるように、メツセージの具体
的内容を示すために用いられている。 （共通処理回路２６） ここは、メツセージ処理部８１．ＦＩＦＯメモ１１８２
およびＣＰＵインタフェース部８部上３成る。 メツセージ処理部８１ば、デコーダｌ０−１よりメンセ
ージ受信信号が送られて来ると、その場合のアドレス信
号７２の下位ｍビットに含まれている次の信号を切り出
す。１つは、下位ｎビットで表されるプライオリティ信
号（Ｉ先度）、いま１つは上位ｍ−ｎビットで表される
ベクタ・ナンバー信号（ベクタの番号）である。これら
は、ＦＩＦＯメモリ８２に人力される。 また、バッファメモリ・インタフェース部■００から信
号線１０１を通してタグエラー信号が入力されて来た場
合、メツセージ処理部８１ば、タグエラーに関するプラ
イオリティ信号とベクタ・ナンバー信号とを、タグエラ
ーレジスタ１０２より読み出す。そして、ＦＴＦＯメモ
リ８２に入力する。 このように、メツセージ処理部８１に、システムバス４
上に流されているメツセージの処理と、バッファメモリ
に関するタグエラーの処理とを行わせるようにしたこと
により、ハードウェアの共通化が図られ、小型化が達成
されることになった。 ＦＩＦＯメモリ８２は、複数のメンセージが受信された
場合に、それらのメツセージを保持しておくために設け
られたものである。メツセージは、ＣＰＵインタフェー
ス部８部上３て、順次ＣＰＵ１２へ送られる。 ＣＰＵＩ　２との間での信号のやり取りは、ＣＰＵ１２
からＣＰＵインタフェース部８部上３びバックアメモリ
・インタフェース部１００に対して送出されている、コ
ントロール・ステータスｉｔ　号１２１　（ＣＰＵＩ　
２の作動状況に関する信号）の制御のもとに行われる。

【発明の効果】

以上述べた如く、本発明のデータ処理装置によれば、従
来、独立に設けられていたメモリデータ監視機構とメツ
セージ監視機構とを、共通処理回路を共有することによ
り１つのシステムバス監視部として統合化したので、＠
路措成およびハードウェアが簡略化された。 メモリデータ監視機構は、処理動作を高速化するため、
通常、ＬＳＩ化（大規模集積回路化）されているので、
本発明によればその中にメツセージ監視機構も組み込む
ことになるが、そうなると大幅な小型化が実現される。

【図面の簡単な説明】

第１図・・・本発明の実施例にかかわるデータ処理装置
の概要を示す図 第２図・・・メツセージが格納されているエリアを示す
図 第３図・・・本発明におけるシステムバス監視部の詳細
図 図において、１はアドレスバス、２はデータバス、３は
コントロールバス、４はシステムバス、５は主データ処
理装置、６は副データ処理装置、７はバスインタフェー
ス・ユニット、８はシステムバス監視部、９はメモリデ
ータ監視回路、１０はメツセージ監視回路、１０−１は
デコーダ、１１はバッファメモリ、１２はＣＰＵ、１３
はアドレスバス、１４はデータバス、１５〜２５　ハ（
１線、２６は共通処理回路、７１はバス・コントロール
信号、７２はアドレス信号、８１はメツセージ処理部、
８２はＦＩＦＯメモリ、８３はＣＰＵインタフェース部
、９１はデコーダ、９２〜９５はタグメモリ、９６〜９
９は比較器、１．００はバッファメモリ・インタフェー
ス部、１０１は信号線、１０２はタグエラーレジスタ、
１１１はバッファメモリ・ステータス信号、１２１はコ
ントロール・ステータス信号である。 特許出願人　　　富士ゼロックス株式会社代理人弁理士
　　本　庄　富　雄

Claims (1)

【特許請求の範囲】
1. システムバス上に流されるメモリデータ変更信号を監視
   するメモリデータ監視回路と、システムバス上に流され
   るメッセージ信号を監視するメッセージ監視回路と、前
   記メッセージ信号に基づく処理および前記メモリデータ
   監視回路の故障時の処理を行う共通処理回路とから成る
   システムバス監視部を具えたことを特徴とするデータ処
   理装置。