JPH02264345A - メモリカード - Google Patents
メモリカードInfo
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- JPH02264345A JPH02264345A JP1085983A JP8598389A JPH02264345A JP H02264345 A JPH02264345 A JP H02264345A JP 1085983 A JP1085983 A JP 1085983A JP 8598389 A JP8598389 A JP 8598389A JP H02264345 A JPH02264345 A JP H02264345A
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- Japan
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- power supply
- memory card
- enable input
- capacitor
- backup
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 29
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000005611 electricity Effects 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000003068 static effect Effects 0.000 abstract 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- MMOXZBCLCQITDF-UHFFFAOYSA-N N,N-diethyl-m-toluamide Chemical compound CCN(CC)C(=O)C1=CC=CC(C)=C1 MMOXZBCLCQITDF-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は揮発性メモリＩＣを内蔵するメモリカードに関
し、特にそのメモリカードの内部１次電池によるメモリ
バックアップ時の、外来ノイズによる保持データの破壊
防止技術に関するものである。
し、特にそのメモリカードの内部１次電池によるメモリ
バックアップ時の、外来ノイズによる保持データの破壊
防止技術に関するものである。
第３図は、従来の揮発性メモリ Ｉ Ｃを複数個内蔵し
たメモリカードのブロック図である。同図において、２
は外部電源（図示せず）より電源入力端子１６を通して
供給されるメモリカード用の５Ｖ電源電圧を監視する電
源電圧検出ＩＣであシ、この電源電圧検出ＩＣ２はその
第１出力端子３がＰＮＰ ）ランラスタ５０ベースに接
続されてい工、その出力によシ該トランジスタ５をオン
、オフ制御して外部電源例えば５■電源と内部電源１４
を切換え動作する。また、電源電圧検出ＩＣ２の第２出
力端子４はアドレスデコード回路６の「Ｈ」アクティブ
イネーブル人力Ｔ＠に接続され、そのアドレスデコード
回路６のアドレスデコード出力８が、メモリカード本体
を構成する複数個の揮発性メモリＩＣ９１〜９ｎの各チ
ップセレクト入力１０１〜１０ｎに供給されている。そ
して、とれら揮発性メモ１ＪＩｃ９１〜ｉｌｎは、外部
５■電源と内部電源１４を切換えるトランジスタ５のコ
レクタ側の電源ラインに共通に接続されていて、その電
源うインには逆流防止用のダイオード１１および電流制
限抵抗１２を経て１次電池１３が内部電源１４として接
続され、この１次電池１３にて各揮発性メモリＩＣ９１
〜９ｎの保持データをバックアップするものとなってい
る。々お、１５はアドレスデコード回路１６へメモリカ
ードの上位アドレス入力を供給するアドレス入力端子、
１６はＱＶ電源入力端子である。
たメモリカードのブロック図である。同図において、２
は外部電源（図示せず）より電源入力端子１６を通して
供給されるメモリカード用の５Ｖ電源電圧を監視する電
源電圧検出ＩＣであシ、この電源電圧検出ＩＣ２はその
第１出力端子３がＰＮＰ ）ランラスタ５０ベースに接
続されてい工、その出力によシ該トランジスタ５をオン
、オフ制御して外部電源例えば５■電源と内部電源１４
を切換え動作する。また、電源電圧検出ＩＣ２の第２出
力端子４はアドレスデコード回路６の「Ｈ」アクティブ
イネーブル人力Ｔ＠に接続され、そのアドレスデコード
回路６のアドレスデコード出力８が、メモリカード本体
を構成する複数個の揮発性メモリＩＣ９１〜９ｎの各チ
ップセレクト入力１０１〜１０ｎに供給されている。そ
して、とれら揮発性メモ１ＪＩｃ９１〜ｉｌｎは、外部
５■電源と内部電源１４を切換えるトランジスタ５のコ
レクタ側の電源ラインに共通に接続されていて、その電
源うインには逆流防止用のダイオード１１および電流制
限抵抗１２を経て１次電池１３が内部電源１４として接
続され、この１次電池１３にて各揮発性メモリＩＣ９１
〜９ｎの保持データをバックアップするものとなってい
る。々お、１５はアドレスデコード回路１６へメモリカ
ードの上位アドレス入力を供給するアドレス入力端子、
１６はＱＶ電源入力端子である。
次に、動作について第２囚に示す電源電圧検出ＩＣ２の
動作波形を参照して説明する。第３図において、メモリ
バックアップ時、つｔシ外部５ｖ電源電圧が４．２５Ｖ
以下の場合は（第２図−））、電源電圧検出ＩＣ２はそ
れを検出して第１出力端子３の出力つまシ吸込み電流出
力をオフにすると共に（第２図（Ｃ））、第２出力端子
４の電圧出力をｒＬＪレベルにするため（第２図（ｂ）
）、）ランジスタ５はオフ動作し、アドレスデコード回
路６のイネーブル人カフが「Ｌ」となる。そのため、こ
の回路６のアドレスデコード出力８はすべて「司となシ
、メモリカード内の揮発性メモリＩＣ９＞〜９ｎは内部
電源１４つまＪ）１次電池１３よシ供給される電源電圧
によシ全てスタンドパイ状態とな〕、メモリＩＣ内デー
タが保持されることに表る。
動作波形を参照して説明する。第３図において、メモリ
バックアップ時、つｔシ外部５ｖ電源電圧が４．２５Ｖ
以下の場合は（第２図−））、電源電圧検出ＩＣ２はそ
れを検出して第１出力端子３の出力つまシ吸込み電流出
力をオフにすると共に（第２図（Ｃ））、第２出力端子
４の電圧出力をｒＬＪレベルにするため（第２図（ｂ）
）、）ランジスタ５はオフ動作し、アドレスデコード回
路６のイネーブル人カフが「Ｌ」となる。そのため、こ
の回路６のアドレスデコード出力８はすべて「司となシ
、メモリカード内の揮発性メモリＩＣ９＞〜９ｎは内部
電源１４つまＪ）１次電池１３よシ供給される電源電圧
によシ全てスタンドパイ状態とな〕、メモリＩＣ内デー
タが保持されることに表る。
かかるメモリバックアップ状態において、メモリカード
本体を介した静電気放電（具体的には、帯電した人手に
よって保持されたメモリカードをシステム機器へ挿入す
る際に生じる静電気放電）が生じた場合について説明す
る。この静電気放電によシ、アドレスデコード回路６の
イネーブル入ｆカラインに放電電流（もしくは放電電流
による誘導電流） Ｉ ［Ａ） がｔｏ Ｃｔｚ・Ｃ
〕流れたとすると、このアドレスデコード回路６のイネ
ーブル入力ラインには、次式で表わされる電圧Ｖが生じ
る。
本体を介した静電気放電（具体的には、帯電した人手に
よって保持されたメモリカードをシステム機器へ挿入す
る際に生じる静電気放電）が生じた場合について説明す
る。この静電気放電によシ、アドレスデコード回路６の
イネーブル入ｆカラインに放電電流（もしくは放電電流
による誘導電流） Ｉ ［Ａ） がｔｏ Ｃｔｚ・Ｃ
〕流れたとすると、このアドレスデコード回路６のイネ
ーブル入力ラインには、次式で表わされる電圧Ｖが生じ
る。
ただし、Ｃ（１はそのイネーブル入力ラインとＯｖ電源
間の線間容量（Ｆ〕である。この電圧Ｖがアドレスデコ
ード回路６のイネーブル入力のスレッショルド電圧を越
えると、そのアドレスデコード出力８が出力され、揮発
性メモリＩＣ９ｚ〜９ｎ の１つが活性状態とな夛、メ
モリＩＣ内データが破壊（誤書き込み）される可能性が
生じる。
間の線間容量（Ｆ〕である。この電圧Ｖがアドレスデコ
ード回路６のイネーブル入力のスレッショルド電圧を越
えると、そのアドレスデコード出力８が出力され、揮発
性メモリＩＣ９ｚ〜９ｎ の１つが活性状態とな夛、メ
モリＩＣ内データが破壊（誤書き込み）される可能性が
生じる。
従来のメモリカードは以上のように構成されておシ、ア
ドレスデコード回路のイネーブル入力ラインとＯｖ％源
間の線間容量が極めて小さい（数ｐＦ）ため、比較的小
さな放電電流ｌで、メモリカード内保持データが破壊さ
れることがあった。
ドレスデコード回路のイネーブル入力ラインとＯｖ％源
間の線間容量が極めて小さい（数ｐＦ）ため、比較的小
さな放電電流ｌで、メモリカード内保持データが破壊さ
れることがあった。
例えば、■＝２ｖ％Ｃ，；５ｐＦ１ ｔｏ＝ １００Ｖ
ＸＣ。
ＸＣ。
！＝□
ｔ。
となるが、この電流でアドレスデコード回路が誤動作し
て、メそリカード内の保持データが破壊されるトラブル
が生じるという問題点があった。
て、メそリカード内の保持データが破壊されるトラブル
が生じるという問題点があった。
本発明は上記問題点を解決するためＫなされたもので、
メモリカードバックアップ時の静電気放電耐量を向上す
ることを目的とし喪ものである。
メモリカードバックアップ時の静電気放電耐量を向上す
ることを目的とし喪ものである。
ＣＲ’ｌｉを解決するための手段〕
本発明に係るメモリカードは、複数個の揮発性メモリＩ
Ｃを選択するアドレスデコード回路の「Ｈ」アクティブ
イネーブル入力とＯｖ電源間にコンデンサを挿入したも
のである。
Ｃを選択するアドレスデコード回路の「Ｈ」アクティブ
イネーブル入力とＯｖ電源間にコンデンサを挿入したも
のである。
本発明におけるメモリカードは、アドレスデコード回路
の「Ｈ」アクティブイネーブル入力とＯｖ電源間に挿入
されたコンデンサによりアドレスデコート回路のイネー
ブル人カラ・インの高周波インピーダンスが低下され、
バックアップ時のデータ保持に関するノイズ耐量が向上
する。
の「Ｈ」アクティブイネーブル入力とＯｖ電源間に挿入
されたコンデンサによりアドレスデコート回路のイネー
ブル人カラ・インの高周波インピーダンスが低下され、
バックアップ時のデータ保持に関するノイズ耐量が向上
する。
〔実施例〕
以下、本発明の実施例について説明する。
第１図は本発明の一実施例によるメモリカードのブロッ
ク図である。同図において、１はアドレスデコード回路
６の「Ｈ」アクティブイネーブル入力ＴとＱＶ電源間に
挿入されたコンデンサ、２は外部電源（図示せず）よシ
ミ源入力端子１６を通して供給される５■電源電圧を監
視する電源電圧検出ＩＣであシ、この電源電圧検出ＩＣ
２は、外部電源より供給される５ｖ電源が設定電圧（４
，２５Ｖ）以上になると、その第２出力端子３にて電気
を吸込み、外部電源と内部電源１４を切換えるＰＮＰ
）ランジスタ５をオン動作させる。そして外部電源電圧
が４．２５Ｖ以下になると、電気吸込みを停止させてト
ランジスタ５をオフ動作とし、複数個の揮発性メモリＴ
Ｃａｔ〜９ｎから成るカード内部回路を内部電源１４に
て動作するものとなっている。このとき、電源電圧検出
ＩＣ２の第２出力端子４は、外部電源電圧が４．２５
Ｖ以下では「Ｌ」レベルを、４．２５Ｖ以上では「Ｈ」
レベルの出力を発生し、その出力がアドレスデコード回
路６の「Ｈ」アクティブイネーブル入力入力釦側給され
ている。また、このアドレスデコード回路６のアドレス
デコード出力８は各揮発性メモリＩＣ９１〜９ｎのｒＬ
Ｊアクティブチップセレクト入力１０＋〜１０ｎに供給
されている。１１は１次電池１３へ充電電流が流れない
ようＫする九めの逆流防止用ダイオード、１２はこのダ
イオード１１がショートした場合１次電池１３へ流れ込
む電流を制限するための電流制限抵抗、１４は１次電池
１３によって供給される内部電源、１５はアドレスデコ
ード回路６ヘカードの上位アドレス入力を供給する上位
アドレス入力端子、１７はメモリカードのＯＶ電源入力
端子である。なお、図中、同一符号は同一部分を示して
いる。
ク図である。同図において、１はアドレスデコード回路
６の「Ｈ」アクティブイネーブル入力ＴとＱＶ電源間に
挿入されたコンデンサ、２は外部電源（図示せず）よシ
ミ源入力端子１６を通して供給される５■電源電圧を監
視する電源電圧検出ＩＣであシ、この電源電圧検出ＩＣ
２は、外部電源より供給される５ｖ電源が設定電圧（４
，２５Ｖ）以上になると、その第２出力端子３にて電気
を吸込み、外部電源と内部電源１４を切換えるＰＮＰ
）ランジスタ５をオン動作させる。そして外部電源電圧
が４．２５Ｖ以下になると、電気吸込みを停止させてト
ランジスタ５をオフ動作とし、複数個の揮発性メモリＴ
Ｃａｔ〜９ｎから成るカード内部回路を内部電源１４に
て動作するものとなっている。このとき、電源電圧検出
ＩＣ２の第２出力端子４は、外部電源電圧が４．２５
Ｖ以下では「Ｌ」レベルを、４．２５Ｖ以上では「Ｈ」
レベルの出力を発生し、その出力がアドレスデコード回
路６の「Ｈ」アクティブイネーブル入力入力釦側給され
ている。また、このアドレスデコード回路６のアドレス
デコード出力８は各揮発性メモリＩＣ９１〜９ｎのｒＬ
Ｊアクティブチップセレクト入力１０＋〜１０ｎに供給
されている。１１は１次電池１３へ充電電流が流れない
ようＫする九めの逆流防止用ダイオード、１２はこのダ
イオード１１がショートした場合１次電池１３へ流れ込
む電流を制限するための電流制限抵抗、１４は１次電池
１３によって供給される内部電源、１５はアドレスデコ
ード回路６ヘカードの上位アドレス入力を供給する上位
アドレス入力端子、１７はメモリカードのＯＶ電源入力
端子である。なお、図中、同一符号は同一部分を示して
いる。
次Ｋ、上記実施例構成の動作について第２図に示す電源
電圧検出ＩＣ２の動作波形を参照して説明する。
電圧検出ＩＣ２の動作波形を参照して説明する。
第１図において、メモリバックアップ時、すなわち、外
部５■電源電圧が４．２５Ｖ以下（第２図（ａ））の場
合は、電源電圧検出ＩＣ２の第１出力端子３の出力つま
シ吸込み電流はオフとな！？（ｉ＠２図（Ｃ） ） 、
その第２出力端子４がｒＬＪレベルとなる（第２因伽）
）。そのため、トランジスタ５はオフ動作し、各揮発性
メモリＩＣ９，〜９ｎは内部電源１４つまシ１次電池１
３により電源電圧が供給される。これと同時に、アドレ
スデコード回路６の「Ｈ」アクティブイネーブル人力Ｔ
がｒＬＪレベルとなる喪め、これら揮発性メモリＩＣ９
１〜９ｎのチップセレクト入力１０１〜Ｉｏｎがすべて
「Ｈ」となシ、各揮発性メモ＋ＪｚＣ９ｔ〜９ｎはすべ
てスタンバイ状態となる。
部５■電源電圧が４．２５Ｖ以下（第２図（ａ））の場
合は、電源電圧検出ＩＣ２の第１出力端子３の出力つま
シ吸込み電流はオフとな！？（ｉ＠２図（Ｃ） ） 、
その第２出力端子４がｒＬＪレベルとなる（第２因伽）
）。そのため、トランジスタ５はオフ動作し、各揮発性
メモリＩＣ９，〜９ｎは内部電源１４つまシ１次電池１
３により電源電圧が供給される。これと同時に、アドレ
スデコード回路６の「Ｈ」アクティブイネーブル人力Ｔ
がｒＬＪレベルとなる喪め、これら揮発性メモリＩＣ９
１〜９ｎのチップセレクト入力１０１〜Ｉｏｎがすべて
「Ｈ」となシ、各揮発性メモ＋ＪｚＣ９ｔ〜９ｎはすべ
てスタンバイ状態となる。
かかるメモリバックアップ状態において、メモリカード
本体を介した静電気放電による、アドレスデコード回路
６の「Ｈ」アクティブイネーブル入カシカラインじる電
圧■は次式で表わされる。
本体を介した静電気放電による、アドレスデコード回路
６の「Ｈ」アクティブイネーブル入カシカラインじる電
圧■は次式で表わされる。
ただし、Ｃはアドレスデコード回路６のイネーブル入力
とＯｖ電源間に挿入したコンデンサーの容量［Ｆ）、Ｉ
は静電気放電によシアドレスデコード回路６のイネーブ
ル入力ラインに流れる電流〔Ａ〕、ｔｏは工の流れる時
間［ｓｅｃ〕である。しかし、上記（１）式と（２）式
において、静電気放電によりアドレスデコード回路６の
イネーブル入力に生じる電荷量／’ Ｉｄｔ が等し
いとすると、静電気放電によシアドレスデコード回路６
のイネーブル入力に生じる電圧は、コンデンサ１を挿入
することＫより、Ｃ，／Ｃ倍に低下される。例えば、Ｃ
０を数ｐＦ、Ｃを数１００ｐＦとすると、アドレスデコ
ード回路６のイネーブル入力に生じる電圧は”／１００
となる。これにより、各揮発性メモリＩＣ９１〜９ｎの
バックアップ時における静電気放電等の外来ノイズによ
るアドレスデコード回路６の誤動作を防止し、内部保持
データの破壊を防止することができる。
とＯｖ電源間に挿入したコンデンサーの容量［Ｆ）、Ｉ
は静電気放電によシアドレスデコード回路６のイネーブ
ル入力ラインに流れる電流〔Ａ〕、ｔｏは工の流れる時
間［ｓｅｃ〕である。しかし、上記（１）式と（２）式
において、静電気放電によりアドレスデコード回路６の
イネーブル入力に生じる電荷量／’ Ｉｄｔ が等し
いとすると、静電気放電によシアドレスデコード回路６
のイネーブル入力に生じる電圧は、コンデンサ１を挿入
することＫより、Ｃ，／Ｃ倍に低下される。例えば、Ｃ
０を数ｐＦ、Ｃを数１００ｐＦとすると、アドレスデコ
ード回路６のイネーブル入力に生じる電圧は”／１００
となる。これにより、各揮発性メモリＩＣ９１〜９ｎの
バックアップ時における静電気放電等の外来ノイズによ
るアドレスデコード回路６の誤動作を防止し、内部保持
データの破壊を防止することができる。
以上のように、本発明によれば、揮発性メモリＩＣを複
数個内蔵するメモリカードのアドレスデコード回路のイ
ネーブル入力と０■電源の間にコンデンサを挿入し、ア
ドレスデコード回路のイネーブル入力ラインの高周波イ
ンピーダンスを低下させることによυ、バックアップ時
の内部保持データ破壊に関する静電気放電を主とする外
来ノイズ耐量の高い、高信頼度のメモリカードを提供す
ることができる。
数個内蔵するメモリカードのアドレスデコード回路のイ
ネーブル入力と０■電源の間にコンデンサを挿入し、ア
ドレスデコード回路のイネーブル入力ラインの高周波イ
ンピーダンスを低下させることによυ、バックアップ時
の内部保持データ破壊に関する静電気放電を主とする外
来ノイズ耐量の高い、高信頼度のメモリカードを提供す
ることができる。
第１図は本発明の一実施例によるメモリカードのブロッ
ク図、第２図は本発明及び従来のメモリカードに使用し
た電源電圧検出ＩＣの動作波形を示す図、第３図は従来
のメモリカードのブロック図である。 １・・・・コンデンサ、２＠・・・電源電圧検出ｘｃ、
ｓ＠・・・アドレスデコード回路、９１〜９ｎ−〇−・
揮発性メモリＩＣ，１３・ｅ・・１次電池、１４−・・
・内部電源、１６・・・・５Ｖ電源入力端子、１Ｔ−・
−・Ｏｖ電源入力端子。
ク図、第２図は本発明及び従来のメモリカードに使用し
た電源電圧検出ＩＣの動作波形を示す図、第３図は従来
のメモリカードのブロック図である。 １・・・・コンデンサ、２＠・・・電源電圧検出ｘｃ、
ｓ＠・・・アドレスデコード回路、９１〜９ｎ−〇−・
揮発性メモリＩＣ，１３・ｅ・・１次電池、１４−・・
・内部電源、１６・・・・５Ｖ電源入力端子、１Ｔ−・
−・Ｏｖ電源入力端子。
Claims (1)
- 複数個の揮発性メモリＩＣを内蔵し、該揮発性メモリ
ＩＣの保持データを内部１次電池にてバックアップ可能
なメモリカードにおいて、前記複数個の揮発性メモリＩ
Ｃを選択するアドレスデコード回路の「Ｈ」アクティブ
イネーブル入力と０Ｖ電源間に、該アドレスデコード回
路のイネーブル入力ラインの高周波インピーダンスを低
下させるためのコンデンサを挿入したことを特徴とする
メモリカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085983A JPH02264345A (ja) | 1989-04-05 | 1989-04-05 | メモリカード |
| DE1990620214 DE69020214T2 (de) | 1989-04-05 | 1990-03-29 | Informationskarte. |
| EP90303344A EP0391603B1 (en) | 1989-04-05 | 1990-03-29 | Information card |
| US07/777,445 US5212664A (en) | 1989-04-05 | 1991-10-16 | Information card with dual power detection signals to memory decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085983A JPH02264345A (ja) | 1989-04-05 | 1989-04-05 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02264345A true JPH02264345A (ja) | 1990-10-29 |
Family
ID=13873933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085983A Pending JPH02264345A (ja) | 1989-04-05 | 1989-04-05 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02264345A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249246A (ja) * | 1987-04-06 | 1988-10-17 | Mitsubishi Electric Corp | メモリ・システム |
-
1989
- 1989-04-05 JP JP1085983A patent/JPH02264345A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249246A (ja) * | 1987-04-06 | 1988-10-17 | Mitsubishi Electric Corp | メモリ・システム |
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