JPH02254749A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02254749A JPH02254749A JP7700689A JP7700689A JPH02254749A JP H02254749 A JPH02254749 A JP H02254749A JP 7700689 A JP7700689 A JP 7700689A JP 7700689 A JP7700689 A JP 7700689A JP H02254749 A JPH02254749 A JP H02254749A
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- diode
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000015556 catabolic process Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に内部に印加電源を
昇圧する回路を有する半導体集積回路に関する。
昇圧する回路を有する半導体集積回路に関する。
従来、かかる半導体集積回路における印加電源の昇圧回
路はその出力を安定化させるために出力側にダイオード
を接続し、昇圧し過ぎた場合、このダイオードを介して
半導体基板に電流を流すことにより対処している。
路はその出力を安定化させるために出力側にダイオード
を接続し、昇圧し過ぎた場合、このダイオードを介して
半導体基板に電流を流すことにより対処している。
第２図は従来の一例を示す半導体集積回路図である。
第２国に示すように、従来の印加電源の昇圧回路７はそ
の出力側にダイオード８を接続している。かかる昇圧回
路７の出力電位■１がダイオード８の逆降伏電圧ｖ２を
越えると、電流工１がダイオード８を通りＧＮＤ （基
板）に流れ込み、電位■１がダイオード８の逆降伏電圧
■２より低くなった時に電流工１は流れなくなるように
している。すなわち、電位■１はダイオード８の逆降伏
電圧Ｖ２で安定することになる。
の出力側にダイオード８を接続している。かかる昇圧回
路７の出力電位■１がダイオード８の逆降伏電圧ｖ２を
越えると、電流工１がダイオード８を通りＧＮＤ （基
板）に流れ込み、電位■１がダイオード８の逆降伏電圧
■２より低くなった時に電流工１は流れなくなるように
している。すなわち、電位■１はダイオード８の逆降伏
電圧Ｖ２で安定することになる。
上述した従来の半導体集積回路において、ダイオード８
を流れる電流工１は半導体集積回路基板中に放出され、
ＧＮＤ電位に吸収される。従って、この電流１１により
半導体基板中に電圧降下が起きるので、半導体基板中に
放出された電子（又はホール）が同一基板上の他の半導
体回路に雑音として加わるという欠点がある。
を流れる電流工１は半導体集積回路基板中に放出され、
ＧＮＤ電位に吸収される。従って、この電流１１により
半導体基板中に電圧降下が起きるので、半導体基板中に
放出された電子（又はホール）が同一基板上の他の半導
体回路に雑音として加わるという欠点がある。
また、従来の昇圧回路の出力電位■１がダイオード８の
逆降伏電圧■２以下になっても、昇圧回路７により再昇
圧されるまで電位■１はダイオード８の逆降伏電圧Ｖ２
に戻らないという欠点がある。
逆降伏電圧■２以下になっても、昇圧回路７により再昇
圧されるまで電位■１はダイオード８の逆降伏電圧Ｖ２
に戻らないという欠点がある。
本発明の目的は、かかる雑音の発生を防止するとともに
回路出力を一定に保つことのできる半導体集積回路を提
供することにある。
回路出力を一定に保つことのできる半導体集積回路を提
供することにある。
本発明の半導体ｓＷｔ回路は、内部に印加電源を昇圧す
るための昇圧回路を有し、前記昇圧回路の出力側に昇圧
電位制御用ダイオードを接続する半導体集積回路におい
て、前記ダイオードを通り半導体基板中に流れ込む電流
を制御するために前記昇圧回路の圧力側と前記ダイオー
ドとの間に接続した電流制御トランジスタと、制御され
た電流分を電荷として蓄えたり放出したりする容量素子
と、前記昇圧回路の出力側および前記容量素子間に接続
され前記容量素子を制御する充電制御トランジスタおよ
び放電制御トランジスタとを有して構成される。
るための昇圧回路を有し、前記昇圧回路の出力側に昇圧
電位制御用ダイオードを接続する半導体集積回路におい
て、前記ダイオードを通り半導体基板中に流れ込む電流
を制御するために前記昇圧回路の圧力側と前記ダイオー
ドとの間に接続した電流制御トランジスタと、制御され
た電流分を電荷として蓄えたり放出したりする容量素子
と、前記昇圧回路の出力側および前記容量素子間に接続
され前記容量素子を制御する充電制御トランジスタおよ
び放電制御トランジスタとを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体集積回路図であ
る。
る。
第１図に示すように、本実施例は印加電源昇圧回路７の
出力電圧が高くなったときに電流を基板に流すためのＧ
、の小さい電流制御トランジスタ（Ｎチャネル）１．抵
抗４および昇圧電位制御ダイオード５と、電荷の一部を
蓄積する容量素子６と、経路Ａで示すように容量素子６
に電荷を蓄積するための昇圧回路７の出力側に接続され
た電流制御トランジスタ２と、経路Ｂで示すように、昇
圧回路７の出力側に接続され容量素子６の電荷を放電す
るための放電制御トランジスタ３とを内部に有している
。
出力電圧が高くなったときに電流を基板に流すためのＧ
、の小さい電流制御トランジスタ（Ｎチャネル）１．抵
抗４および昇圧電位制御ダイオード５と、電荷の一部を
蓄積する容量素子６と、経路Ａで示すように容量素子６
に電荷を蓄積するための昇圧回路７の出力側に接続され
た電流制御トランジスタ２と、経路Ｂで示すように、昇
圧回路７の出力側に接続され容量素子６の電荷を放電す
るための放電制御トランジスタ３とを内部に有している
。
かかる半導体集積回路において、昇圧回路７の出力電位
■３がダイオード５の逆降伏電圧■４とＮｃｈトランジ
スタ１のしきい値電圧を加えた電圧を越えると、電流Ｉ
２がＧ１の小さいＮｃｈトランジスタｌと抵抗４．ダイ
オード５を通してＧＮＤに流れ込む。従って、ラインＬ
１の電位は昇圧回路７の出力■３からＮｃｈトランジス
タ１のしきい値電圧分低い電圧よりもさらに低くなり、
Ｐｃｈ）ランジスタ２がＯＮして容量素子６に電荷が蓄
えられる。
■３がダイオード５の逆降伏電圧■４とＮｃｈトランジ
スタ１のしきい値電圧を加えた電圧を越えると、電流Ｉ
２がＧ１の小さいＮｃｈトランジスタｌと抵抗４．ダイ
オード５を通してＧＮＤに流れ込む。従って、ラインＬ
１の電位は昇圧回路７の出力■３からＮｃｈトランジス
タ１のしきい値電圧分低い電圧よりもさらに低くなり、
Ｐｃｈ）ランジスタ２がＯＮして容量素子６に電荷が蓄
えられる。
次に、上述した動作により、出力電位Ｖ３がダイオード
５の逆降伏電圧Ｖ４とＮｃｈ）ランジスタ１のしきい値
電圧を加えた電圧よりもわずかに低くなると、電流Ｉ２
は流れなくなる。従って、ラインＬ１の電位は昇圧回路
７の出力電位ｖ３からＮｃｈ）ランジスタ１のしきい値
電圧分低い電圧となるので、Ｐｃｈトランジスタ２がＯ
ＦＦとなり、容量素子６に電荷を加えたままになる。
５の逆降伏電圧Ｖ４とＮｃｈ）ランジスタ１のしきい値
電圧を加えた電圧よりもわずかに低くなると、電流Ｉ２
は流れなくなる。従って、ラインＬ１の電位は昇圧回路
７の出力電位ｖ３からＮｃｈ）ランジスタ１のしきい値
電圧分低い電圧となるので、Ｐｃｈトランジスタ２がＯ
ＦＦとなり、容量素子６に電荷を加えたままになる。
さらに、出力電位■３がダイオード５の逆降伏電圧Ｖ４
とＮｃｈ）ランジスタｌのしきい値電圧を加えた電圧よ
りも一層低くなると、Ｐｃｈトランジスタ３がＯＮとな
り容量素子６に蓄えられた電荷を放出するので、昇圧回
路７の出力電位■３はダイオード５の逆降伏電圧Ｖ４と
Ｎｃｈトランジスタｌのしきい値電圧を加えた電圧の近
傍にまでもち上げられる。
とＮｃｈ）ランジスタｌのしきい値電圧を加えた電圧よ
りも一層低くなると、Ｐｃｈトランジスタ３がＯＮとな
り容量素子６に蓄えられた電荷を放出するので、昇圧回
路７の出力電位■３はダイオード５の逆降伏電圧Ｖ４と
Ｎｃｈトランジスタｌのしきい値電圧を加えた電圧の近
傍にまでもち上げられる。
以上の動作を繰り返すため、昇圧回路７の出力電位Ｖ３
はダイオード５の逆降伏電圧Ｖ４とＮｃｈトランジスタ
１のしきい値電圧を加えた電圧の近傍にまで安定化され
る。ただし、昇圧回路７の出力電位Ｖ３が、第２図で説
明した従来例の昇圧回路の出力電位■１と同じ電位に安
定化させるためには、ダイオード５の逆降伏電圧Ｖ４を
第２図のダイオード８の逆降伏電圧ｖ２よりもＮｃｈト
ランジスタ１のしきい値電圧Ｖ、Ｎ分だけ低く設定する
必要がある。
はダイオード５の逆降伏電圧Ｖ４とＮｃｈトランジスタ
１のしきい値電圧を加えた電圧の近傍にまで安定化され
る。ただし、昇圧回路７の出力電位Ｖ３が、第２図で説
明した従来例の昇圧回路の出力電位■１と同じ電位に安
定化させるためには、ダイオード５の逆降伏電圧Ｖ４を
第２図のダイオード８の逆降伏電圧ｖ２よりもＮｃｈト
ランジスタ１のしきい値電圧Ｖ、Ｎ分だけ低く設定する
必要がある。
以上説明したように、本発明の半導体ｓＷ１回路は、昇
圧回路出力と昇圧電位制御用ダイオードとの間に、昇圧
電位以上に昇圧する電荷を加えなりあるいは放出したり
する容量素子と、その容量を制御するトランジスタとを
設けることにより、前記昇圧電位制御用ダイオードを通
してグラウンドに流れる電流を制限し、もって半導体基
板中の電圧降下を防止するので、同一基板上の半導体回
路に雑音を加えないで済むという効果がある。
圧回路出力と昇圧電位制御用ダイオードとの間に、昇圧
電位以上に昇圧する電荷を加えなりあるいは放出したり
する容量素子と、その容量を制御するトランジスタとを
設けることにより、前記昇圧電位制御用ダイオードを通
してグラウンドに流れる電流を制限し、もって半導体基
板中の電圧降下を防止するので、同一基板上の半導体回
路に雑音を加えないで済むという効果がある。
また、本発明は昇圧回路出力電圧が低下し過ぎても、容
量素子に蓄えた電荷を放出することにより、昇圧回路出
力を一定に保つことができるという効果がある。
量素子に蓄えた電荷を放出することにより、昇圧回路出
力を一定に保つことができるという効果がある。
図である。
１・・・電流制御トランジスタ（Ｇｍ小）、２・・・充
電制御トランジスタ、３・・・放電制御トランジスタ、
５・・・昇圧電位制御ダイオード、６・・・容量素子、
７・・・印加電源昇圧回路。
電制御トランジスタ、３・・・放電制御トランジスタ、
５・・・昇圧電位制御ダイオード、６・・・容量素子、
７・・・印加電源昇圧回路。
代理人 弁理士 内 原 晋
Claims (1)
- 内部に印加電源を昇圧するための昇圧回路を有し、前記
昇圧回路の出力側に昇圧電位制御用ダイオードを接続す
る半導体集積回路において、前記ダイオードを通り半導
体基板中に流れ込む電流を制御するために前記昇圧回路
の出力側と前記ダイオードとの間に接続した電流制御ト
ランジスタと、制御された電流分を電荷として蓄えたり
放出したりする容量素子と、前記昇圧回路の出力側およ
び前記容量素子間に接続され前記容量素子を制御する充
電制御トランジスタおよび放電制御トランジスタとを有
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7700689A JPH02254749A (ja) | 1989-03-28 | 1989-03-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7700689A JPH02254749A (ja) | 1989-03-28 | 1989-03-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254749A true JPH02254749A (ja) | 1990-10-15 |
Family
ID=13621677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7700689A Pending JPH02254749A (ja) | 1989-03-28 | 1989-03-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02254749A (ja) |
-
1989
- 1989-03-28 JP JP7700689A patent/JPH02254749A/ja active Pending
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