JPH02250378A - Semiconductor device - Google Patents
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- JPH02250378A JPH02250378A JP7064989A JP7064989A JPH02250378A JP H02250378 A JPH02250378 A JP H02250378A JP 7064989 A JP7064989 A JP 7064989A JP 7064989 A JP7064989 A JP 7064989A JP H02250378 A JPH02250378 A JP H02250378A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子、特にデュアルゲート型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semiconductor devices, particularly dual-gate field effect transistors (MOSFETs).
テレビやＶＴＲ用のチューナ部分には、シリコンを基板
とするＭＯＳＦＥＴが多用されている。MOSFETs with silicon substrates are often used in tuners for televisions and VTRs.
たとえば、株式会社オーム社発行［ナンゴナルテクニカ
ル レボ−） （Ｎａｔｉｏｎａｌ Ｔｅｃｎｉｃａｌ
Ｒｅｐｏｒｔ） Ｊ １９８６年４月号、昭和６１年４
月１８日発行、Ｐ１１〜Ｐ１７には、テレビ、ビデオな
どの電子チューナに通した４極ＭＯ３ＦＥＴ（デュアル
ゲート型ＭＯ３ＦＥＴ）の開発例が記載されている。ま
た、この文献には、櫛形状のゲートが示されている。For example, published by Ohmsha Co., Ltd. [Nangonal Technical Revo-] (National Technical
Report) J April 1986 issue, April 1986
Published on May 18th, pages 11 to 17 describe an example of the development of a 4-pole MO3FET (dual gate type MO3FET) that is used in electronic tuners for televisions, videos, etc. This document also shows a comb-shaped gate.
テレビチューナの低電圧化、コストダウンの要請の中、
エンハンスメント型のデュアルゲートＭＯ３ＦＥＴは、
チューナ実装時に低電圧動作が可能であることと、配線
構造が簡略であること等の理由によって多用されている
。With the demand for lower voltage and cost reduction for TV tuners,
The enhancement type dual gate MO3FET is
It is widely used because it can operate at low voltage when the tuner is mounted and has a simple wiring structure.
雑音指数ＮＦを改善するためには、入力容量Ｃ１□を抑
え、相互コンダクタンスｇ、を大きくしなければならな
い、その手段としては、第１ゲート電極のゲート長Ｌａ
＋を細くする方法が考えられるが、バンチスルーなどに
よりある程度の限界がある。In order to improve the noise figure NF, it is necessary to suppress the input capacitance C1□ and increase the mutual conductance g. One way to do this is to increase the gate length La of the first gate electrode.
One possible method is to make the + thinner, but there is a certain limit due to bunch through etc.
デュアルゲート型ＭＯＳＦＥＴの雑音指数ＮＦは、入力
容量Ｃｉｔｓと、第１ゲートおよび第２ゲート側の相互
コンダクタンスｇ＊ｔ＋ ｇｅｔに大きく依存してい
る。The noise figure NF of the dual gate MOSFET largely depends on the input capacitance Cits and the mutual conductance g*t+get on the first and second gate sides.
一方、従来のデュアルゲー）ＭＯＳＦＥＴは、第３図に
示されるように、第１ゲート電極（ａｔ）ｌと第２ゲー
ト電極（Ｇ富）２は、ソース領域３とドレイン領域４と
の間で並行するように形成されているのが一般的である
。このため、第１ゲート電極Ｇ１のゲート幅ＷＧ＋と、
第２ゲート電極Ｇ！のゲート幅Ｗ。は略等しくなる（
Ｗ ｓ ＋ 夕Ｗ ａ、）。On the other hand, in the conventional dual-gate MOSFET, as shown in FIG. Generally, they are formed in parallel. Therefore, the gate width WG+ of the first gate electrode G1 is
Second gate electrode G! gate width W. are approximately equal (
W s + evening W a,).
そこで、本発明者は第１ゲート電極のゲート幅ＷＧＩと
第２ゲート電極のゲート幅ＷＣＺを極端に変えることに
よってＮＦを改善できることに気が付き本発明をなした
。Therefore, the inventor realized that the NF could be improved by drastically changing the gate width WGI of the first gate electrode and the gate width WCZ of the second gate electrode, and developed the present invention.
本発明の目的は、低雑音指数化が達成できるデュアルゲ
ート型ＭＯ３ＦＥＴを提供することにある。An object of the present invention is to provide a dual gate MO3FET that can achieve a low noise figure.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、本発明のデュアルゲート型シリコンＭＯ３Ｆ
ＥＴは、円形領域からなるソース領域の外側にドレイン
領域が設けられているとともに、前記ソース領域とドレ
イン領域の間には前記ソース領域の外側のゲート絶縁膜
上に前記ソース領域を囲むようにリング状に延在する第
１ゲート電極と、この第１ゲート電攪を囲むリング状の
第２ゲート電極が設けられた構造となっていて、第２ゲ
ート電極のゲート幅ＷＧ８は第１ゲート電極のゲート幅
ＷＧＩよりも長くなっている。That is, the dual gate type silicon MO3F of the present invention
In the ET, a drain region is provided outside a source region consisting of a circular region, and a ring is provided between the source region and the drain region on a gate insulating film outside the source region so as to surround the source region. The structure includes a first gate electrode extending in the shape of a ring, and a ring-shaped second gate electrode surrounding the first gate electrode, and the gate width WG8 of the second gate electrode is the same as that of the first gate electrode. It is longer than the gate width WGI.
（作用）
上記した手段によれば、本発明のデュアルゲート型シリ
コンＭＯ３ＦＥＴは、第１ゲート電極のゲート幅Ｗ□が
短いことから入力容量Ｃ！ｓｓが小さくなるとともに、
ゲート抵抗Ｒ，が小さくなる。(Function) According to the above means, the dual gate type silicon MO3FET of the present invention has an input capacitance C! As ss becomes smaller,
Gate resistance R, becomes smaller.
また、第２ゲート電極のゲート幅Ｗ、８が長くなること
から第２ゲート側の相互コンダクタンスｇａｓが大きく
なる。したがって、本発明のデュアルゲート型シリ：２
７Ｍ０３ＦＥＴは、入力容量Ｃ！、。Furthermore, since the gate width W, 8 of the second gate electrode becomes longer, the mutual conductance gas on the second gate side becomes larger. Therefore, the dual gate type silicon of the present invention: 2
7M03FET has input capacitance C! ,.
の低減と、ゲート抵抗Ｒ６の低減および相互コンダクタ
ンスｇ１の向上によって雑音指数ＮＦが小さくなり、高
周波特性の優れたものとなる。The noise figure NF is reduced by reducing the gate resistance R6 and improving the mutual conductance g1, resulting in excellent high frequency characteristics.
〔実施例］
以下図面を参照して本発明の一実施例について説明する
。[Example] An example of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例によるデュアルゲート型シリ
コンＭＯ３ＦＥＴの要部を示す平面図、第２図は同じく
断面図である。FIG. 1 is a plan view showing essential parts of a dual-gate silicon MO3FET according to an embodiment of the present invention, and FIG. 2 is a sectional view of the same.
この実施例の半導体素子は、第２図に示されるように一
部にデュアルゲート型シリコンＭＯ３ＦＥＴが形成され
ている。このデュアルゲート型ＭＯ３ＦＥＴは、不純物
濃度が１０１′ｃｍ−’程度となるｐ−形シリコンから
なる基板５の主面中央に、ｎ◆形からなりかつ円形状と
なるソース領域３と、このソース領域３を取り囲むよう
に配設されたドレイン領域４を有する構造となっている
。前記ソース領域３およびドレイン領域４はその不純物
濃度が１０”ｃｍ−’程度となっている。また、前記ソ
ース領域３とドレイン領域４との間の基板５の主面には
、厚さ４００〜６００人程度の５ＬＯｚ膜からなるゲー
ト絶縁膜６が設けられているとともに、他の領域は０．
７μｍ程度の厚さのＳｉＯ！膜からなる絶縁膜７で被わ
れている。また、前記ゲート絶縁膜６上には、ソース領
域３からドレイン領域４に向かって、それぞれモリブデ
ン（ＭＯ）からなる第１ゲート電極（第１ゲート）１お
よび第２ゲート電極（第２ゲート）２が設けられている
。また、前記ゲート絶縁膜６に対応する基板５０表層部
分であって、前記第１ゲート電極１と第２ゲート電極２
から外れる領域には、ｎ−影領域からなる高耐圧層８が
設けられている。また、前記ソース領域３からドレイン
領域４に至る基板５の主面表層部には、第２ゲート電極
２のピンチオフ電圧を０．７Ｖにするために、ボロン（
Ｂ＋）がイオン注入されてｐ形層９が設けられている。As shown in FIG. 2, a dual gate type silicon MO3FET is formed in a part of the semiconductor element of this embodiment. This dual-gate MO3FET has an n◆-shaped and circular source region 3 in the center of the main surface of a substrate 5 made of p-type silicon with an impurity concentration of about 101'cm-', and this source region The structure has a drain region 4 disposed so as to surround the drain region 3. The impurity concentration of the source region 3 and the drain region 4 is about 10"cm-'. Further, the main surface of the substrate 5 between the source region 3 and the drain region 4 has a thickness of 400 to 400 cm. A gate insulating film 6 made of about 600 5LOz film is provided, and other regions have a thickness of 0.
SiO with a thickness of about 7 μm! It is covered with an insulating film 7 made of a film. Further, on the gate insulating film 6, a first gate electrode (first gate) 1 and a second gate electrode (second gate) 2 each made of molybdenum (MO) are formed from the source region 3 toward the drain region 4. is provided. Further, a surface layer portion of the substrate 50 corresponding to the gate insulating film 6 includes the first gate electrode 1 and the second gate electrode 2.
A high breakdown voltage layer 8 consisting of an n-shadow region is provided in a region outside of the range. Further, in order to set the pinch-off voltage of the second gate electrode 2 to 0.7V, boron (
B+) is ion-implanted to provide a p-type layer 9.
一方、前記基板５の主面側はパッシベーション膜１５で
被われている。また、前記パッシベーション膜１５およ
びその下のゲート絶縁膜６は部分的にコンタクト孔が設
けられている。前記ソース領域３およびドレイン領域４
に望むコンタクト孔部分には金糸電極材料によって、そ
れぞれソース電極１６およびドレイン電極１７が形成さ
れている。各を極パターンは、第１図に示されるように
なっている。すなわち、前記ソース電極１６は円形とな
るとともに、このソース電極１６の外側に半円弧状のド
レイン電極１７が２個設けられている。この２個のドレ
イン電！１ｋ１７は、前記ソース電極１６と同心円とな
る円に沿って延在している。On the other hand, the main surface side of the substrate 5 is covered with a passivation film 15. Further, the passivation film 15 and the gate insulating film 6 thereunder are partially provided with contact holes. The source region 3 and drain region 4
A source electrode 16 and a drain electrode 17 are respectively formed in the desired contact hole portions using gold thread electrode material. The pattern of each pole is as shown in FIG. That is, the source electrode 16 has a circular shape, and two semicircular arc-shaped drain electrodes 17 are provided on the outside of the source electrode 16. These two drain voltages! 1k17 extends along a circle concentric with the source electrode 16.
また、第１ゲート電極１および第２ゲート電極２は、前
記ソース′ｒｌ！！１ｉ１６とドレイン電極１７との間
にリング状に設けられている。前記第１ゲート電極ｌは
ソース電極１６を取り囲むリング部分１８と、このリン
グ部分１８に連なりかつドレイン電１１７の一方の端間
を通る引き出し部１９と、この引き出し部１９の外端に
設けられる図示しないワイヤポンディングパッドとから
なっている。Further, the first gate electrode 1 and the second gate electrode 2 are connected to the source 'rl! ! It is provided in a ring shape between 1i16 and the drain electrode 17. The first gate electrode l includes a ring portion 18 surrounding the source electrode 16, a lead-out portion 19 that is continuous with the ring portion 18 and passes between one end of the drain electrode 117, and a lead-out portion 19 provided at the outer end of the lead-out portion 19, as shown in the drawing. No wire bonding pads and no wires.
また、第２ゲート電極２は前記第１ゲート電極１の外側
に沿う一部が開いたリング部分２０と、このリング部分
２０に連なりかつドレイン電極１７の他方の端間を通る
引き出し部２１と、この引き出し部２１の外端に設けら
れる図示しないワイヤポンディングパッドとからなって
いる。これらソース電極１６．第１ゲート電極１．第２
ゲート電極２．ドレイン電極１７はいずれも同心円とな
るパターンとなっている。Further, the second gate electrode 2 includes a ring portion 20 that is partially open along the outside of the first gate electrode 1, and a lead-out portion 21 that is continuous with the ring portion 20 and passes between the other ends of the drain electrode 17. It consists of a wire bonding pad (not shown) provided at the outer end of the drawer portion 21. These source electrodes 16. First gate electrode 1. Second
Gate electrode 2. Each of the drain electrodes 17 has a concentric pattern.
このような電極パターンにあっては、略角度αおよびβ
で示される角度領域で電流が流れる。したがって、この
ような電極パターンにすることにより、第１ゲート電極
１のゲート幅Ｗ、１を第２ゲート電極２のゲート幅ＷＧ
！に比較して極端に短くする（ Ｗ ｅ ＋ ＞ Ｗ
ａ ｔ ）ことが可能となる。たとえば、ゲート幅ｗｅ
ｔをゲート幅ＷＧ！の１／２にすることもできる。In such an electrode pattern, approximately angles α and β
Current flows in the angular range shown by . Therefore, by using such an electrode pattern, the gate width W, 1 of the first gate electrode 1 can be changed to the gate width WG of the second gate electrode 2.
! be extremely short compared to (W e + > W
a t ) becomes possible. For example, gate width we
t is the gate width WG! It can also be reduced to 1/2.
デュアルゲート型シリコンＭＯ３ＦＥＴの雑音指数ＮＦ
は、入力容量Ｃｉ、と第２ゲート側の相互コンダクタン
スｇｅｔに、また、相互コンダクタンスｇ、は第１ゲー
ト側の相互コンダクタンスｇ１に大きく依存している。Noise figure NF of dual gate silicon MO3FET
is largely dependent on the input capacitance Ci and the mutual conductance get on the second gate side, and the mutual conductance g is largely dependent on the mutual conductance g1 on the first gate side.
第１ゲート側の相互コンダクタンスｇａ＋および第２ゲ
ート側の相互コンダクタンスｇｓｌならびにｇ＋ｕ”
（Ｗｌ＋Ｉ／ＬＧＩ）”” −（１）
ｇｅｔｏｃ（ＷＧ！／ Ｌｒ、ｔ） ””
−（２）Ｃｉｓ＊ ＝ ＣＨａ ＋ ＣＧＣ
＋ ｃＰＡｅｌｌ＋ ３ Ｃｏｖ十Ｃ１１ｏ４ａ
−（３）ここで、
ＬＧＩおよびＬＧＩは第１ゲート電極および第２ゲート
電極におけるゲート長、Ｃ□４は配線引き出し部からワ
イヤポンディングパッドに亘る部分の容量、ＣＧＣはゲ
ート１のチャネル容量、Ｃ０゜は半導体素子を封止する
パッケージの容量、ＣＯＶはゲート・ｎ−層のオーバラ
ップ容量、ｃｄ。The transconductance ga+ on the first gate side and the transconductance gsl and g+u'' on the second gate side
(Wl+I/LGI)""-(1)
getoc(WG!/Lr,t) ””
−(2) Cis* = CHa + CGC
+ cPAell+ 3 Cov1C11o4a
-(3) Here,
LGI and LGI are the gate lengths of the first and second gate electrodes, C□4 is the capacitance of the portion from the wiring lead-out part to the wire bonding pad, CGC is the channel capacitance of gate 1, and C0° is the sealing of the semiconductor element. The capacitance of the package to stop, COV, is the overlap capacitance of gate and n-layer, cd.
ｏｄｅは保護ダイオード容量である。ode is the protection diode capacitance.
この実施例のＦＥＴは、すなわちエンハンスメントタイ
プは、第２ゲート電極側の相互コンダクタンスｇ１１．
に大きく依存しているため、ゲート幅を従来のＷＧＩ”
ＷａｇからＷＧｌ＜ＷＧｘとすることによってＷＧＩを
短くして入力容ＩＣｔ□を小さくし、ＷＧＩを長くして
第２ゲート電極側の相互コンダクタンスｇａｓを大きく
し、優れた高周波特性（低雑音指数）を得ることができ
る。たとえば、現状のＷＧｌ々ＷＧ！において、ＷＧＲ
をそのままにしておき、Ｗ、１のみを半分の長さにした
場合、第１ゲート電極側の相互コンダクタンスｇ１は（
１／２）””倍減少するが、入力容量Ｃｉｍｓは今まで
の約半分になる。したがって、第２ゲート電極側の相互
コンダクタンスｇ、！は現状通りで入力容量Ｃ五ｉｍが
減少した分雑音指数ＮＦは低減されることになる。The FET of this embodiment, that is, the enhancement type, has mutual conductance g11.
Since the gate width is highly dependent on the conventional WGI”
By setting WGl<WGx from Wag, WGI is shortened to reduce the input capacitance ICt□, and WGI is lengthened to increase the mutual conductance gas on the second gate electrode side, resulting in excellent high frequency characteristics (low noise figure). Obtainable. For example, the current WG1WG! In, W.G.R.
If W,1 is left as is and only W,1 is halved, the mutual conductance g1 on the first gate electrode side is (
1/2)"", but the input capacitance Cims is about half of what it was before. Therefore, the mutual conductance g on the second gate electrode side, ! remains as it is, and the noise figure NF is reduced by the reduction in the input capacitance C5im.
このような実施例によれば、つぎのような効果が得られ
る。According to such an embodiment, the following effects can be obtained.
（１）本発明のデュアルゲート型ＭＯＳ Ｆ ＥＴは、
第１ゲート電極のゲート幅ＷＧ１が第２ゲート電橿のゲ
ート幅ＷＧ！に比較して短いことから、ゲート１のチャ
ネル容量ＣＧＣおよびゲート・ｎ−層のオーバランプ容
Ｉ Ｃｏ ｖが小さくなり、入力容Ｉ Ｃ（−１が小さ
くなるという効果が得られる。(1) The dual gate MOS FET of the present invention is:
The gate width WG1 of the first gate electrode is the gate width WG of the second gate electrode! , the channel capacitance CGC of the gate 1 and the overlump capacitance I Co v of the gate/n-layer become smaller, resulting in the effect that the input capacitance I C (-1) becomes smaller.
（２）本発明のデュアルゲート型ＭＯ３ＦＥＴは、第１
ゲート電極のゲート幅Ｗ、１が第２ゲート電極のゲート
幅Ｗ。に比較して短いことから、ゲート抵抗Ｒａが小さ
くなるという効果が得られる。(2) The dual gate MO3FET of the present invention has a first
The gate width W of the gate electrode, 1 is the gate width W of the second gate electrode. Since it is shorter than , the effect of reducing the gate resistance Ra can be obtained.
（３）本発明のデュアルゲート型ＭＯ３ＦＥＴは、第２
ゲート電極のゲート幅Ｗ。が長くなることから第２ゲー
ト側の相互コンダクタンスｇ、が大きくなり、相互コン
ダクタンスｇ、大きくなるという効果が得られる。(3) The dual-gate MO3FET of the present invention has a second
Gate width W of the gate electrode. Since this becomes longer, the mutual conductance g on the second gate side becomes larger, resulting in the effect that the mutual conductance g becomes larger.
（４）上記（１）〜（３）により、本発明のデュアルゲ
ート型ＭＯ５ＦＥＴは、入力容１ｃｉ、、およびゲート
抵抗Ｒ，の低減ならびに相互コンダクタンス８．、の向
上によって雑音指数ＮＦが小さくなり、高周波特性の向
上が達成できるという相乗効果が得られる。(4) According to (1) to (3) above, the dual-gate MO5FET of the present invention has an input capacitance of 1ci, a reduction in gate resistance R, and a transconductance of 8. , the noise figure NF becomes smaller, and a synergistic effect is obtained in that the high frequency characteristics can be improved.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、前記実施例で
は、第１ゲート電極および第２ゲート電極をリング状と
したが、他のパターン、たとえば、矩形枠状パターンと
しても前記実施例同様な効果が得られる。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. For example, in the embodiment described above, the first gate electrode and the second gate electrode are ring-shaped, but the same effects as in the embodiment described above can be obtained by using other patterns, such as a rectangular frame pattern.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるエンハンスメント型
シリコンＭＯＳ Ｆ ＥＴの製造技術に適用した場合に
ついて説明したが、それに限定されるものではない。In the above description, the invention made by the present inventor is mainly applied to the technology for manufacturing enhancement type silicon MOSFETs, which is the background field of application, but the invention is not limited thereto.
本発明は少なくともデュアルゲート型ＦＥＴの製造技術
には適用できる。The present invention is applicable to at least the manufacturing technology of dual-gate FETs.
（発明の効果）
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。(Effects of the Invention) The effects obtained by typical inventions disclosed in this application are briefly described below.
本発明のデュアルゲート型シリコンＭＯ３ＦＥＴは、円
形領域からなるソース領域の外側にドレイン領域が設け
られているとともに、前記ソース領域とドレイン領域の
間には前記ソース領域の外側のゲート絶縁膜上に前記ソ
ース領域を囲むようにリング状に延在する第１ゲート電
極と、この第１ゲート電極を囲むリング状の第２ゲート
電極が設けられた構造となっていることから、第１ゲー
ト電極のゲート幅ＷＧＩと第２ゲート電極のゲート幅Ｗ
。との相関をＷｅ １＜Ｗ＊＊とすることができるため
、ＷＧ＋を現状維持とした場合、入力容量Ｃ１１を変え
ることなく第２ゲート電極のゲート幅Ｗ■を長くするこ
とができる。この結果、本発明のＦＥＴはゲート幅Ｗ６
２の増大による相互コンダクタンスｇ１の向上によって
雑音指数ＮＦが低減され高周波特性が向上する。In the dual-gate silicon MO3FET of the present invention, a drain region is provided outside a source region consisting of a circular region, and a drain region is provided between the source region and the drain region on a gate insulating film outside the source region. Since the structure includes a first gate electrode extending in a ring shape surrounding the source region and a ring-shaped second gate electrode surrounding the first gate electrode, the gate electrode of the first gate electrode Width WGI and gate width W of the second gate electrode
. Since the correlation with We 1<W** can be established, if WG+ is maintained as it is, the gate width W■ of the second gate electrode can be increased without changing the input capacitance C11. As a result, the FET of the present invention has a gate width W6
By increasing the mutual conductance g1 by increasing 2, the noise figure NF is reduced and the high frequency characteristics are improved.
第１図は本発明の一実施例によるデュアルゲート型シリ
コンＭＯＳ Ｆ ＥＴの要部を示す平面図、第２図は同
じ（断面図、
第３図は従来のデュアルゲート型シリコンＭＯ３ＦＥＴ
のゲートパターンを示す模式的平面図である。
ｌ・・・第１ゲート電極（Ｇｌ）、２・・・第２ゲート
電極（Ｏｘ）、３・・・ソース領域、４・・・ドレイン
領域、５・・・基板、６・・・ゲート絶縁膜、７・・・
絶縁膜、８・・・高耐圧層、９・・・ｐ形層、１５・・
・パッシベーション膜、１６・・・ソース電極、１７・
・・ドレイン電極、１Ｂ・・・リング部分、１９・・・
引き出し部、２０・・・リング部分、２１・・・引き出
し部。
第
第
３−ソース領域
４−ド“レイン々賃へ
５−１１スｊヒ
１７− ）”レイン嘩Δ石ｈFig. 1 is a plan view showing the main parts of a dual-gate silicon MOSFET according to an embodiment of the present invention, Fig. 2 is the same (cross-sectional view), and Fig. 3 is a conventional dual-gate silicon MOSFET.
FIG. 3 is a schematic plan view showing a gate pattern of FIG. l...First gate electrode (Gl), 2...Second gate electrode (Ox), 3...Source region, 4...Drain region, 5...Substrate, 6...Gate insulation Membrane, 7...
Insulating film, 8... High voltage layer, 9... P-type layer, 15...
・Passivation film, 16... Source electrode, 17.
...Drain electrode, 1B...Ring part, 19...
Drawer part, 20...Ring part, 21...Drawer part. 3rd source region 4-d “Rain 5-11 Sjhi 17-)” Rain Δstone h
Claims (1)
部に設けられた第２導電型からなるソース領域およびド
レイン領域と、前記ソース領域とドレイン領域との間の
基板主面に設けられたゲート絶縁膜と、前記ゲート絶縁
膜上に設けられた第１ゲート電極および第２ゲート電極
とを有する半導体素子であって、前記第２ゲート電極の
ゲート幅Ｗ＿Ｇ＿２は前記第１ゲート電極のゲート幅Ｗ
＿Ｇ＿１よりも相対的に長くなっていることを特徴とす
る半導体素子。 ２、前記ドレイン領域はソース領域を取り囲むように配
設されているとともに、前記第１ゲート電極はソース領
域とドレイン領域間を枠状に延在しかつ第２ゲート電極
は前記第１ゲート電極の外側に沿って延在するように配
設されていることを特徴とする特許請求の範囲第１項記
載の半導体素子。 ３、前記第１ゲート電極および第２ゲート電極は同心円
となるリング状電極となっていることを特徴とする特許
請求の範囲第１項記載の半導体素子。[Claims] 1. A first conductivity type substrate, a source region and a drain region of a second conductivity type provided on the surface layer of the main surface of the first conductivity type substrate, and the source region and the drain region. A semiconductor device having a gate insulating film provided on a main surface of a substrate between the gates, and a first gate electrode and a second gate electrode provided on the gate insulating film, the gate width of the second gate electrode being W_G_2 is the gate width W of the first gate electrode
A semiconductor element characterized by being relatively longer than _G_1. 2. The drain region is disposed so as to surround the source region, the first gate electrode extends in a frame shape between the source region and the drain region, and the second gate electrode is arranged so as to surround the source region. 2. The semiconductor device according to claim 1, wherein the semiconductor device is arranged so as to extend along the outside. 3. The semiconductor device according to claim 1, wherein the first gate electrode and the second gate electrode are concentric ring-shaped electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064989A JPH02250378A (en) | 1989-03-24 | 1989-03-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064989A JPH02250378A (en) | 1989-03-24 | 1989-03-24 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02250378A true JPH02250378A (en) | 1990-10-08 |
Family
ID=13437708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7064989A Pending JPH02250378A (en) | 1989-03-24 | 1989-03-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02250378A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999021230A1 (en) * | 1997-10-22 | 1999-04-29 | Siemens Aktiengesellschaft | Field effect semiconductor component |
| JP2003152178A (en) * | 2001-10-29 | 2003-05-23 | Power Integrations Inc | Lateral power mosfet for high switching speed |
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-
1989
- 1989-03-24 JP JP7064989A patent/JPH02250378A/en active Pending
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