JPH02239776A - データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル画像信号を２次元コサイン変換
（ｄｉｓｃｒｅｔｅ　ｃｏｓｉｎｅ　ｔｒａｎｓｆｏｒ
ｍ）等の２次元変換符号化により符号化することでデー
タ量を圧縮するデータ伝送装置、特に、伝送データのデ
ータ計を所定値以下に制御するバツファリングに使用し
て好適なデータ伝送装置に関する。

〔発明の概要〕

この発明では、（ｎ×ｎ）の画素からなる２次元の画像
ブロックに対し、コサイン変換等め変換符号化が行われ
、変換符号化で得られた係数情報のうち、直流成分のデ
ータは、所定ビット数で伝送するようになされ、交流成
分は、順次分割して小ブロック化され、より小さいブロ
ックの伝送パターンを表すフラグが伝送され、且つ有意
なデータのみが伝送される． （従来の技術〕 画像信号の冗長度を抑圧するために、所定数の画素から
なるブロックに画面を分割し、ブロック毎に原画像信号
の特徴と合った変換軸で線形変換を行う変換符号化が知
られている。変換符号化としては、アダマール変換，コ
サイン変換等が知られている．従来のコサイン変換符号
化装置は、例えば第１１図に示すような構成を有してい
る。

第ｌｌ図において、７１で示す入力端子には、標本化さ
れた離散的な画像信号ｆ　（Ｊ　．　ｋ）が供給される
． この入力信号がコサイン変換（ＯＣＴ変換）回路７２に
供給される。コサイン変換回路７２では、２次元コサイ
ン変換がなされる。２次元コサイン変換では、次式で示
される信号処理がなされる．但し、原データは、１ブロ
ックが（ｎ×ｎ）サンプルの２次元データｆ（Ｌｋ）　
（Ｌｋ＝０．１．．．．．ｎ−１）とする。

ｕｌＶ・０．１．．．．．ｎ−１ コサイン変換回路７２からの係数値Ｆ　（ｕ＋　ｖ）が
ブロック走査回路７３に供給され、ブロック内の係数値
データが直流成分から高周波成分に向かってジグザグ走
査で出力される．ブロック走査回路７３からの係数値デ
ータが再量子化回路７４に供給される．再量子化回路７
４では、係数値データがバッファコントロール回路７日
からの量子化ステップで量子化される。再量子化回路７
４の出力信号がソーティング回路７５に供給される。ソ
ーティング回路７５では、振幅の絶対値の順序で係数値
データがソーティングされた後、振幅とアドレスの両方
が差分される．ソーティング回路７５からの差分信号が
可変長符号化回路７６に供給される．可変長符号化回路
７６では、ランレングス符号化及びハフマン符号化によ
り、所定ビット数のコード信号に変換される． 可変長符号化回路７６からのコード信号がバッファメモ
リ７７に供給される．バッツァメモリ７７は、可変長符
号化回路７６からのコード信号の伝送レートを伝送路の
レートを超えない範囲のレートに変換するために設けら
れている。バッファメモリ７７の入力側のデータレート
は、可変のものであるが、バッファメモリ７７の出力側
のデータレートが略々一定となる．バッファメモリ７７
からの出力データが端子７９に取り出される。バッファ
メモリ７７において、伝送データ量の変動が検出され、
検出信号がバッファコントロール回路７８に供給される
． バッファコントロール回路７８は、再量子化回路７４の
量子化ステップを制御し、また、可変長符号化回路７６
におけるスレッシゴルディングによって、伝送される係
数値データが所定のデータ量となるように制御する．ス
レッショルディングは、絶対値がしきい値より大きい係
数値データからしきい値を減算する処理である．但し、
直流成分の係数値データＦ（０．０）は、スレッショル
ディングの対象から除かれる． 〔発明が解決しようとする課題〕 上述のようなフィードバック型のバッファリングは、バ
ッファメモリ７７がオーバーフローしそうになると、バ
ッファメモリ７７への入力データのレートを低下させ、
逆に、バッファメモリ７７がアンダーフローしそうにな
ると、バッファメモリ７７への入力データのレートを上
昇させるように、バッファコントロール回路７８により
量子化ステップ及びしきい値をフィードバック制御して
いる．フィードバック制御のために、帰還量に対する感
度を上げ過ぎると、目標値付近で発振し、逆に感度を下
げ過ぎると、収束に時間がかかる問題が生じる．収束に
時間がかかる時には、バッファメモリ７７の容量を増や
す必要がある．このように、従来のバッファリング処理
は、実用に当たっては、相当のノウハウが必要な問題点
があった。

また、従来のフィードバック型のバッファリング装置は
、ソーティング回路７５及びスレッショルディング回路
等の複雑な回路を必要とする欠点があった． 更に、従来の方式は、伝送データ量を長い期間で平均的
に所定値以下に抑えることができるが、ディジタルＶＴ
Ｒのように、テレビジョン信号の１フィールド或いは１
フレーム単位で、正確にデータ量を制御することが難し
い欠点があった．従って、この発明の目的は、スレッシ
ツルデイング回路、ソーティング回路のような複雑な回
路を必要とせずに、フィードフォワード型のバッファリ
ングにより、１フィールド或いは１フレーム単位でデー
タレートを一定レートとすることができるデータ伝送装
置を提供することにある。

本願出願人は、先に変換符号化で得られた係数値データ
をＡＤＲＣ　（ダイナミックレンジＤＲに適応した符号
）で符号化し、符号化出力のデータ量を所定値以下に抑
えるデータ伝送装置を提案している（特願昭６３−２４
５２２７号明細書参照）．この方式は、従来のフィード
バック型のバッファリングの問題点を解決でき、また、
データの圧縮率を高くできる．しかし、ＡＤＲＣ符号化
装置を組み合わせる必要があるため、回路の複雑化、デ
ータの誤差の増加の問題があった．この発明は、変換符
号化で得られた係数値データ自体のデータ量を制御する
ことで、先に提案されている方式と異なるものである． 〔課題を解決するための手段〕 この発明では、（ｎ×ｎ）（例えばｎ＝８）の画素から
なるブロックに対し、変換符号化が行われ、得られた係
数情報のうち、直流成分は、所定のビット数で伝送する
ようになされ、交流成分は、順次分割して、Ｍブロック
、Ｓブロック及びＰブロックに小ブロック化され、より
小さいブロックの伝送パターンを表すフラグＦｍ，Ｆｓ
ＳＦｐが伝送され、且つ有意なデータのみが伝送される
．〔作用〕 例えば（８Ｘ８）のしブロックに対してコサイン変換が
なされ、コサイン変換で得られた係数値データが（４Ｘ
４）のＭブロックに分割され、Ｍブロックが（２Ｘ２）
のＳブロックに分割され、Ｓブロックがサンプル単位に
分割される．係数値データの中で、直流成分ＤＣは、原
データとして伝送される。交流成分は、０でない有意な
データのみが伝送される．この場合、Ｍブロックについ
てのフラグＦｍにより、有意な係数値データの有無がＭ
ブロックに関して示される。また、有意な係数値データ
が含まれるＭブロックの中のＳブロックについてのフラ
グＦｓにより、有意な係数値データの有無がＳブロック
に関して示される．更に、有意な係数値データが含まれ
るＳブロックの中で、有意な係数値データの有無がサン
プル単位でフラグＦｐで示される． 従って、Ｍブロックの単位で細かくデータ量を制御でき
、また、フィードホワード制御でバッファリングを行う
ことができる． 〔実施例〕 以下、この発明の一実施例について図面を参照して説明
する．この説明は、下記の項目に従ってなされる。

ａ．一実施例の全体システム ｂ．バッファリング処理 Ｃ．変形例 ａ．一実施例の全体システム 第１図において、１で示す入力端子に標本化された離散
的な画像信号が供給され、人力ディジタル画像信号がブ
ロック化回路２に供給される．ブロック化回路２では、
フィールド内のデイジタル画像信号が走査順序からブロ
ックの順序に変換される．第２図は、ＤＣＴ用の画像ブ
ロック（以下、Ｌブロックと称する．）の一例を示し、
水平方向に８画素、垂直方向に８ラインの（８Ｘ８）の
２次元ブロックが形成される。ライン数が５２５の方式
で、１フィールドの有効ライン数が２４０、■ラインの
有効サンプル数が７２０の場合では、（７２０Ｘ２４０
）÷（８Ｘ８）　−２７００個のしブロックが１フィー
ルド内に含まれる。

このブロック化回路２の出力信号がコサイン変換（ＤＣ
Ｔ変換）回路３に供給される。コサイン変換回路３では
、従来と同様の処理により、２次元コサイン変換がなさ
れる。コサイン変換回路３からＬブロックのサイズと対
応する（８Ｘ８）の係数テーブルが得られる．この係数
テーブルにおいて、直流成分の係数値データは、１ビッ
トの符号（±）を含む１０ビットのデータであり、交流
成分の係数値データは、１ビットの符号（±）ビットを
含む８ビットのデータである． コサイン変換回路３からの係数値データが重み付け回路
４に供給される。重み付け回路４では、（８Ｘ８）の係
数テーブルに対して第３図に示すような固定の重み付け
係数が乗じられる．この重み付け係数は、ＤＣ（直流）
成分に対してはｌとされ、次数が高いＡＣ（交流）成分
程、重み付け係数が小とされている。即ち、重要度が高
い係数ほど大きい重み付け係数が乗じられる．重み付け
回路４からの係数値データが１フィールドメモリで構成
されたバッファメモリ５及び絶対値化回路６に供給され
る．絶対値化回路６で絶対値に変換された係数値データ
が最大値検出回路７、最大値検出回路８及び度数分布メ
モリｌ１に供給され、最大値検出向路７の出力信号が度
数分布メモリ９に供給され、最大値検出回路８の出力信
号が度数分布メモリ１０に供給される。一方の最大値検
出回路７は、ＤＣＴ用のブロックを更に分割したサブブ
ロック（以下、Ｍブロックと称する）毎にＡＣ係数の絶
対値の最大値ＭＡＸＩを検出する。他方の最大値検出回
路８は、Ｍブロックを更に分割したサブブロック（以下
、Ｓブロックと称する）毎にＡＣ係数の絶対値の最大値
ＭＡＸ２を検出する。

上述の（８ｘｓ）のＬブロックが第４図Ａに示すように
、（４Ｘ４）の４個のＭブロックＭＯ，Ｍｌ，Ｍ２，Ｍ
３に更に分割される。Ｍブロックに対して、第４図Ｂに
示すようなフラグＦｍが定められる。第４図Ｃに示す一
つのＭブロックＭｌ（ｉ−０．１．２又は３）が第４図
Ｄに示すように、（４Ｘ４）の４個のＳブロックＳｉｎ
，Ｓｉ１，Ｓｉ２，Ｓｉ３に更に分割される。Ｓブロッ
クに対して、第４図已に示すようなフラグＦｓが定めら
れる．第４図Ｆに示す一つのＳブロックＳｉｊ　（ｉｊ
ク００〜０３，　１０〜１３．　２０〜２３又は３０〜
３３）には、第４図Ｇに示すように、４個のサンプルＰ
１ｊＯ，Ｐｉｊｌ．Ｐｉｊ２，Ｐｉｊ３が含まれる。各
サンプルに対して、第４図Ｈに示すフラグＦｐが定めら
れる．フラグＦｍ，Ｆｓ，Ｆｐの夫々の１ビットが有意
な（０でない）ＡＣ係数値データの有無を示している．
即ち、“０“のビットは、有意なデータが無いことを意
味し、“１”が有意なデータが有ることを示す． ＬブロックからＭブロックへ分割する場合に、或いはＭ
ブロックからＳブロックへ分割する場合において、第４
図に示すように、縦及び横方向を等分する方法に限らず
、ジグザグ走査の順序で分割を行うことで、より小さい
ブロッ．クを形成しても良い． 度数分布メモリ９、１０及びｌ１は、後述するバッファ
リング処理のために設けられている．度数分布メモリ９
には、絶対値に変換されたＡＣ係数のＭブロック内の最
大値ＭＡＸＩの度数分布が記憶され、次にこの最大値．
ＭＡＸ１が１フィールド期間で累積され、累積度数分布
表が形成される。

また、度数分布メモリ１０には、絶対値に変換されたＡ
Ｃ係数のＳブロック内の最大値ＭＡＸ２の度数分布が記
憶され、次にこの最大値ＭＡＸ２が１フィールド期間で
累積され、累積度数分布表が形成される。更に、度数分
布メモリ１１には、絶対値に変換されたＡＣ係数の度数
分布が記憶され、次にこの値が１フィールド期間で累積
され、累積度数分布表が形成される． バッファメモリ５は、バッファリング処理の単位期間で
ある１フィールドのメモリ容量を有し、バッファメモリ
５からの係数値データが重み付け回路１２に供給される
．重み付け回路ｌ２は、バッファリング処理のために設
けられており、■フィールド当たりの送信データ量（送
信ビット数）が目標とする所定値を超えないように、制
御された重み付け係数が係数値データに乗じられる。重
み付け係数の最大値が１であり、ｌ／２．１／４．１／
８　．１／１６．　１／３２．　１／６４と重み付け係
数が小となるほど、送信すべきデータ量が減少する．バ
ッファリング処理の対象とされるのは、ＡＣ成分のデー
タであって、重要度が高いＤＣ成分のデータは、原デー
タのままで伝送される． 度数分布メモリ９．１０及び１１対するアドレス、重み
付け回路１２に対して重み付け係数を指定するためのモ
ード制御信号等がコントロール信号発生回路１３で形成
される．ｍみ付け回路１２からの係数値データとモード
信号とがフォーマット化回路１４に供給され、送信デー
タがフォーマット化回路１４の出力端子１５から発生し
、送信データが伝送路に送出される．伝送路の一例は、
磁気記録／再生のプロセスである．フォーマット化回路
ｌ４では、伝送用の同期パターンの付加、エラー訂正符
号化の処理等が必要に応じてなされる。送信ビット数の
計算等の処理は、入力データのデータ欠落期間（垂直プ
ランキング期間）内で行うことができ、次のフィールド
期間でバッファメモリ５から読み出されるデータに対し
て、前のフィールドで決定されたモードに応じた重み付
け処理が行われる。

第５図Ａは、送信データの構成を示す。送信データは、
最初に１０ビットの直流成分のデータＤＣが位置し、次
にフラグＦｍＳＦｓＳＦｐが順次位置し、これらのフラ
グの後にＡＣ成分の係数値データが位置する構成を有し
ている． この送信データに関してより具体的に説明する。

一例として、Ｍブロック、Ｓブロック、Ｓブロック内の
サンプルの夫々に関して、第５図Ｄにおいて、斜線で示
す部分が有意なデータの場合について説明する。Ｍブロ
ックの中で、ＭＯ及びＭ２に有意なデータが含まれるの
で、４ビットのフラグＦｍは、第５図Ｂに示すように、
（１０１０）（７）ビットパターンとされる。

二つのＭブロックＭＯ及びＭ２に対応する（４Ｘ２−８
）個のＳブロックＳ　Ｏｊ　．　　Ｓ　２ｊに関ずるフ
ラグＦｓが伝送される。これらのＳブロックの中で、３
００．　　ＳＱＬ．　　Ｓ２０．　　Ｓ２３ニ夫々有意
なデータが含まれるので、フラグＦｓは、第５図Ｂに示
すように、（１１００１００１）のビットパターンを有
する．これらの有意なデータが含まれる４個のＳブロッ
クに対応する（４Ｘ４−１６）個のサンプルＰ　ＯＯｋ
，　Ｐ　Ｏｌｋ．　Ｐ　２０ｋ．　Ｐ　２３ｋに関する
フラグＦｐが伝送される．これらのサンプルの中で、Ｐ
００１．　ＰＯＯ２．　ＰＯＯ３，　Ｐｏｌｌ，　ＰＯ
１２．　Ｐ２０２．　Ｐ２３０が有意なデータであるの
で、フラグＦｐは、第５図Ｂに示すように、（０１１１
０１１０００１０１０００）のビットパターンを有する
． 以上のように、フラグＦｍ，ＦｓＳＦｐでもって、６３
個のＡＣ係数値データの中の７個の有意なデータが特定
される．これらのデータの値は、第５図Ｃに示すように
、フラグの後に順番に配列される，　ＤＯＯＬ〜Ｄ　２
３０は、サンプルＰＯＯＩ　ＮＰ２３０の値が次に述べ
るように、コード変換されたものである。

コサイン変換で得られたＡＣ係数値データは、符号（±
）ビットを含めて８ビットで表現されており、このＡＣ
係数値データは、フォーマット化回路ｌ４で第６図のよ
うに、送信信号に変換される．第６図Ａは、ＯＣＴで得
られた係数値データの中のＡＣ係数の値及びコードを示
している．ａｉは、ＡＣ係数値データの（ｉ−１）番目
のビットを表す。この係数値データが第６図Ｂに示すビ
ットパターンの送信データに変換される。

送信データのビットパターンは、サインビットＳを先頭
に有する元のビットの間に“０′″又は“１”の結合ビ
ットが挿入されたものである。サインビットＳの“０”
が十を意味し、これが“１“が一を意味する。結合ビッ
トの“１″は、最後のビットの前に付加されている．従
って、ビット系列の最後は、（“Ｉ”ｓ）又は（“１”
　ａＯ）となり、ビット系列の区切りを検出でき、受信
側で送信データを係数値データに復号することができる
． ｂ．バッファリング処理 第７図は、この発明の一実施例中のバッファリング処理
と関連する一部を詳細に示す。絶対値化回路６からのＡ
Ｃ係数の絶対値が最大値検出回路７に供給され、最大値
検出回路７で、Ｍブロック毎の最大値ＭＡＸ１が検出さ
れる。この最大値ＭＡＸＩがマルチブレクサ２ｌに供給
され、マルチプレクサ２１の出力信号が度数分布メモリ
９に対して、７ビットのアドレスＡＯ〜Ａ６として供給
される。また、最大値検出回路８で検出されたＳブロッ
ク毎のＡＣ係数の最大値ＭＡＸ２がマルチプレクサ３１
に供給され、マルチプレクサ３１の出力信号が度数分布
メモリ１０に対して、７ビットのアドレスＡＯ〜Ａ６と
して供給される。更に、ＡＣ係数の絶対値がマルチプレ
クサ４１に供給され、マルチプレクサ４ｌの出力信号が
度数分布メモリ１１に対して、７ビットのアドレスＡＯ
−Ａ６として供給される。

２０で示すＭプロックカウンタが設けられ、カウンタ２
０からの２ビットの出力が上位のアドレスＡ７，Ａ８と
して、マルチブレクサ２１、３１及び４１に供給される
．このアドレスＡ７，Ａ８により、メモリ９、１０及び
１１の夫々のメモリ領域がＭブロックと対応して分けら
れる。

度数分布メモリ９から読み出されたデータが加算回路２
２に供給され、加算回路２２でマルチプレクサ２３の出
力と加算される。マルチプレクサ２３には、０、＋１及
びレジスタ２４の出力信号とが供給され、これらの入力
信号の一つが選択的に加算回路２２に供給される．加算
回路２２の出力信号がレジスタ２４に供給される．レジ
スタ２４の出力信号が上述のように、マルチプレクサ２
３にフィードバックされると共に、加算回路２５に供給
される． 度数分布メモリｌＯから読み出されたデータが加算回路
３２に供給され、加算回路３２でマルチブレクサ３３の
出力と加算される．マルチプレクサ３３には、ｏ，＋ｉ
及びレジスタ３４の出力信号とが供給され、これらの入
力信号の一つが選択的に加算回路３２に供給される．加
算回路３２の出力信号がレジスタ３４に供給される．レ
ジスタ３４の出力信号が上述のように、マルチプレクサ
３３にフィードバックされると共に、加算回路２５に供
給される。加算回路２５の出力信号が乗算回路３５を介
することで４倍とされ、乗算回路３５の出力信号が加算
回路３６に供給される．度数分布メモリ１１に関連して
、メモリ１０と同様に、加算回路４２、マルチブレクサ
４３、レジスタ４４、乗算回路（２倍回路）４５が設け
られている．乗算回路３５及び４５は、シフト回路で構
成できる． 後述のように、加算回路３６の出力には、ＡＣ係数に関
する送信ビット数Ｑが得られ、この送信ビット数Ｑが比
較回路４６に供給される。比較回路４６には、端子４７
から送信ビット数の目標値Ｐが供給され、計算された送
信ビット数Ｑと目標値Ｐの大小関係が検出される。（Ｐ
＞Ｑ）の場合に例えばハイレベルとなる比較出力信号が
発生する． 比較回路４６の比較出力信号が破線で囲んで示すコント
ロール信号発生回路ｌ３のモード発生器５ｌに供給され
る．モード発生器５１は、例えば３ビットのモード制御
信号ＭＤを発生する．このモード制御信号ＭＤがアドレ
ス発生器５２及びレジスタ５３に供給される．モード信
号発生器５１は、モード番号ｉを０からインクリメント
し、各モード番号ｉに関する比較出力信号を監視してい
る．送信ビット数Ｑと目標値Ｐが（Ｐ＞Ｑ）の関係にあ
る時には、モード番号ｉがインクリメントされ、（Ｐ＞
Ｑ）の関係が成立しなくなったら、モード番号ｌの更新
が停止される。

レジスタ５３には、比較回路４６からの上述の比較出力
信号がクロックとして供給され、（ｐ＞Ｑ）の関係が成
立しなくなった時に、モード制御信号ＭＤがレジスタ５
３に取り込まれる。また、アドレス発生器５２で形成さ
れたアドレス信号がマルチブレクサ２１、３１及び４ｌ
に夫々供給される． モード制御信号ＭＤで制御されるモードｌは、以下のも
のであり、モード番号ｉの順序で送信ビット数が増大す
る。

モード１：ＡＣ係数を１７６４倍して伝送する．モード
２．ＡＣ係数を１ノ３２倍して伝送する．モード３．Ａ
Ｃ係数を１７１６倍して伝送する．モード４．ＡＣ係数
を１７８倍して伝送する。

モード５　　ＡＣ係数を１７４倍して伝送する。

モード６７ＡＣ係数を１７２倍して伝送する。

モード７：ＡＣ係数をそのまま伝送する。

なお、モード０は、送信ビット数を最大に圧縮しても、
伝送路がオーバーフローすることを意味するが、このよ
うな場合は、通常、生じない。

レジスタ５３からのモード制御信号ＭＤが破線で囲んで
示す重み付け回路１２に供給される．重み付け回路１２
は、レジスタ５３からのモード制御信号ＭＤとカウンタ
５５で発生したＭブロック番号とがアドレスとして供給
され、重み付け係数を発生するＲＯＭ５４と、バッファ
メモリ５からの係数値データとＲＯＭ５４から続み出さ
れた重み付け係数とを乗算する乗算回路５６とで構成さ
れている。乗算回路５６の出力データがフォーマット化
回路１４に供給され、モード制御信号ＭＤと共に送信デ
ータに変換される． 重み付け回路ｌ２において、カウンタ５５からのＭブロ
ック番号が供給されているのは、一律にＡＣ係数に対し
て、Ａ等の重み付け係数を乗じるのではなく、Ｍブロッ
クに応じてよりきめ細かく重み付け係数を乗じることを
可能とするためである． また、重み付け回路１２の代わりに、非線形量子化回路
を使用しても良い．非線形量子化回路は、例えばＲＯＭ
の構成とされ、ＭブロックカウンタからのＭブロック番
号とモード制御信号ＭＤとに応じた量子化ステップで再
量子化がなされる．例えば送信ビット数を減少させたい
時には、大きい量子化ステップで再量子化がされたデー
タが形成される。

以下、上述の実施例における送信ビット数を求める処理
について説明する。ｌフィールド当たりのしブロックの
個数は、ＮＢ（例えば２７００ブロック／フィールド）
で表す． まず、送信データ（第５図Ａ参照）中のフラグＦｍ及び
ＤＣは、画像内容と無関係に全てのブロックで送信しな
ければならない。つまり、（４＋１０）ｘＮＢ−１４Ｎ
Ｂ　（例えば３７８００ビット／フィールド）は、固定
のデータ量である．フラグＦｓ及びＦｐとＡＣ係数値デ
ータのビット数は、可変で、これらのビット数を知るこ
とが必要である。比較回路４６では、可変のビット数に
関して発生データｌｔＱと目標値Ｐとの比較がなされる
． フラグＦｓのデータ量の計算について説明する．フラグ
Ｆｓを送らなければならないのは、ＭブロックＭｉに属
する１６サンプル中にＯでない値を持ったＡＣ係数が一
つでも在る場合である。従って、各ＭブロックのＡＣ係
数の最大値ＭＡＸＩに注目すれば、充分である．そこで
、１フィールド内の全てのＭブロックの夫々のＡＣ係数
の絶対値の最大値ＭＡＸ１の度数分布を作成し、この度
数分布を累積度数分布に変換する． 度数分布メモリ９は、書き込みの前にクリアされる。加
算回路２２は、クリア動作時にゼロデータを発生し、ま
た、コントロール信号発生回路１３のアドレス発生器５
２からの順次変化する９ビットのアドレスがマルチブレ
クサ２１を介してメモリ８に供給され、全アドレス（例
えば０．１，２．・・・，５１０．５１１）にゼロデー
タが書き込まれる。

このクリアの後にマルチブレクサ２１が最大値検出回路
７で検出された最大値ＭＡＸＩ及びＭブロックアドレス
を選択し、また、マルチブレクサ２３が＋１の入力を選
択する．最大値ＭＡＸＩ及びＭブロックアドレスで指定
されるアドレスのデータがメモリ８から読み出され、加
算回路２２で＋１される．この加算回路２２の出力デー
タがメモリ９の入力データとして同一のアドレスに書き
込まれる．この書き込みは、１６サンプルで１回の割合
でなされる．この処理が１フィールド期間にわたってな
された後に、度数分布メモリ９には、ＭブロックＭＯ〜
Ｍ３に関して、ＡＣ係数の絶対値の最大値ＭＡＸＩの度
数分布表が夫々貯えられる． また、度数分布メモリ９と同様に、度数分布メモリｌＯ
は、最初にゼロクリアされ、次に、Ｓブロック毎に検出
されたＡＣ係数の絶対値の最大値ＭＡＸ２とＭブロック
アドレスをアドレスとして、加算回路３２で＋１された
メモリ９の内容が同一のアドレスに書き込まれることで
、各Ｍブロックに関して、ＡＣ係数の絶対値の最大値Ｍ
ＡＸ２の１フィールド期間の度数分布表がメモリ９に形
成される．この書き込みは、４サンプルで１回の割合で
なされる． 更に、度数分布メモリ１０と同様に、度数分布メモリ１
１は、最初にゼロクリアされ、次に、ＡＣ係数の絶対値
及びＭブロックアドレスをアドレスとして、加算回路４
２で＋１されたメモリ１１の内容が同一のアドレスに書
き込まれることで、各Ｍブロックに関して、ＡＣ係数の
絶対値の１フィールド期間の度数分布表がメモリ１１に
形成される． このように、メモリ９、１０及び１ｌに１フィールド分
の発生度数の分布表が形成されたら、次に、これらの度
数分布表から累積度数分布表が形成される．累積度数分
布表の形成のために、マルチプレクサ２１、３１及び４
１がコントロール信号発生回路１３のアドレス発生器５
２の出力を選択する状態に切り替えられ、また、マルチ
プレクサ２３、３３及び４３がレジスタ２４、３４及び
４４の出力を夫々選択する状態に切り替えられる。

アドレス発生器５２は、４個のＭブロックＭＯ〜Ｍ３の
夫々の累積度数分布を形成するために、以下のように変
化する９ビットのアドレスＡＯ〜Ａ８を発生する。

ブロックＭＯの累積度数分布を形成する期間では、（Ａ
７Ａ８）が（００）とされ、７ビットのアドレスＡＯ〜
Ａ６の値が（１２７，１２６，１２５，・・・，２，１
，Ｏ）とディクレメントするアドレスを発生する． ブロックＭ１の累積度数分布を形成する期間では、（Ａ
７Ａ８）が（１０）とされ、７ビットのアドレスＡＯ〜
Ａ６の値が（１２７，１２６，１２５，・・・，２，１
，Ｏ）とディクレメントするアドレスを発生する． ブロックＭ２の累積度数分布を形成する期間では、（Ａ
　７　Ａ　８　）が（０１）とされ、７ビットのアドレ
スＡＯ〜Ａ６の値が（１２７，１２６．：１２５，・・
・，２，１，Ｏ）とディクレメントするアドレスを発生
する。

ブロックＭ３の累積度数分布を形成する期間では、（Ａ
７Ａ８）が（ｌ１）とされ、７ビットのアドレスＡＯ−
Ａ６の値が（１２７，１２６，１２５，・・・，２，１
，Ｏ）とディクレメントするアドレスを発生する。

上述のアドレスの読み出し出力は、加算回路２２、３２
及び４２でレジスタ２４、３４及び４４の出力と夫々加
算される。レジスタ２４、３４及び４４は、累積度数分
布表の作成に先立うてゼロクリアされ、従って、メモリ
９、１０及び１１には、各Ｍブロック毎にアドレス１２
７からの値が累積された値が書き込まれる．各Ｍブロッ
クにおいて、１２７から０迄、メモリ９、１０及び１ｌ
のアドレスが変化した後に、各メモリに各Ｍブロックに
関しての累積度数分布表が形成される．第８図Ａは、Ａ
Ｃ係数の絶対値のＭブロック毎の最大値ＭＡＸ１を横軸
とし、発生度数を縦軸とした度数分布グラフである。こ
の度数分布が１２７の側から０に向かって累積されるこ
とで、第８図Ｂに示す累積度数分布グラフＳ　（ｎ）が
得られる．この累積度数分布グラフＳ　（ｎ）から、伝
送する最小値ｎｏが決められた場合、送信すべきＭブロ
ックの個数Ｓ　（ｎｏ）が分る。１個のＭブロックで４
ビットのフラグＦｓが伝送されるので、フラグＦｓの送
信ビット数は、 Ｓ　（ｎＯ）Ｘ４　　（ビット）・・・　・　（１）で
ある。

フラグＦｐの送信ビット数について次に説明する。上述
のフラグＦｓのビット数と同様に、第８図Ｃに示すよう
に、ＡＣ係数の絶対値のＳブロック毎の最大値ＭＡＸ２
を横軸とし、発生度数を縦軸とした度数分布グラフがメ
モリ１０に形成される．この度数分布が１２７の側から
Ｏに向かって累積されることで、第８図Ｄに示す累積度
数分布グラフＰ　（ｎ）が得られる．この累積度数分布
グラフＰ　（ｎ）から、伝送する最小値ｎＯが決められ
た場合、送信すべきＳブロックの個数Ｐ（ｎｏ）が分る
．１個のＳブロックで４ビットのフラグＦｐが伝送され
るので、フラグＦＰの送信ビット数は、 Ｐ　（ｎｏ）Ｘ４　　（ビット）・・・・　（２）であ
る． また、メモリ１１には、Ｍブロックの全ての係数値デー
タをアドレスとする度数分布表が形成される．この度数
分布表がフラグと同様に、累積度数分布表に変換される
。例えばメモリ１１に形成された累積度数分布グラフＡ
Ｃ　（ｎ）が第９図に示すものである時に、伝送すべき
係数値データのサンプル数及び送信ビット数は、下記の
ものである。

＊７ビットのＡＣ係数のサンプル数：　Ａ　Ｃ　（６４
）送信ビット数７１４ＡＣ（６４） ＊６ビットのＡＣ係数のサンプル数； Ａ　Ｃ　（３２）　−　Ａ　Ｃ　（６４）送信ビット数
： １　２（　ＡＣ（３２）−ＡＣ（６４））＊５ビットの
ＡＣ係数のサンプル数： Ａ　Ｃ　（１６）　−　Ａ　Ｃ　（３２）送信ビット数
： １　０　（　ＡＣ（１６）−ＡＣ（３２））＊４ビット
のＡＣ係数のサンプル数： ＡＣ（８）−ＡＣ（１６） 送信ビット数： ８（　ＡＣ（８）−ＡＣ（１６）） ＊３ビットのＡＣ係数のサンプル数： ＡＣ（４）　一ＡＣ（８） 送信ビット数： ６（　　ＡＣ（４）　　一ＡＣ（８））＊２ビットのＡ
Ｃ係数のサンプル数二 ＡＣ（２）　一ＡＣ（４） 送信ビット数： ４（　ＡＣ（２）−ＡＣ（４）） ＊１ビットのＡＣ係数のサンプル数：Ｎ１−Ｎ２ＡＣ（
１）−ＡＣ（２） 送信ビット数： ２（　ＡＣ（１）−ＡＣ（２）） 従って、伝送最小値ｎＯを１とするモード１の場合、Ａ
Ｃ係数に関する送信ビット数は、下記のものである． ２（　ＡＣ（１）−ＡＣ（２））＋４（　ＡＣ（２）−
ＡＣ（４））＋６（　ＡＣ（４）−ＡＣ（８））＋８（
　ＡＣ（８）−Ａ　　Ｃ　　（１６冫）　　　＋　　１
　　０　　（　　ＡＣ（１６）−ＡＣ（３２））　　　
＋　　１　　２（　ＡＣ（３２）−ＡＣ（６４））　＋
１　４　ＡＣ（６４）−２　（ＡＣ（１）＋ＡＣ（２）
＋ＡＣ（４）＋ＡＣ（８）＋　Ａ　Ｃ　（１６）　＋　
Ａ　Ｃ　（３２）　＋　Ａ　Ｃ　（６４））　　・・　
（３）このＡＣ係数値の全体を１／２．　１／４．　１
／８．　１／１６．　１／３２．１／６４倍とした場合
の送信ビット数は、１７２倍：　２　（ＡＣ（２）＋Ａ
Ｃ（４）＋ＡＣ（８）　十ＡＣ　（１６）　＋　Ａ　Ｃ
　（３２）　＋　Ａ　Ｃ　（６４））ビット１／４倍：
　２　（ＡＣ（４）　＋ＡＣ（８）　＋ＡＣ（１６）＋
ＡＣ　（３２）　＋　Ａ　Ｃ　（６４））ビットＬ／８
倍？　２　（ＡＣ（８）　＋ＡＣ（１６）＋ＡＣ（３２
）＋ＡＣ（６４））ビット １７１６倍：　２　（ＡＣ（１６）＋ＡＣ（３２）＋Ａ
Ｃ（６４））ビット １７３２倍ｊ　２　（ＡＣ（３２）＋ＡＣ（６４））ビ
ット１７６４倍？２ＡＣ（６４）ビット と計算される。

送信ビット数は、（１）、（２）及び（３）式で計算さ
れたビット数で合計であり、この送信ビット数は、伝送
する最小値ｎＯにより変化する．例えば最小値ｎｏを１
とした場合の送信ビット数は、 同様に、最小値ｎｏを２とした場合の送信ビット数は、 １４ＮＢ＋４Ｓ（２）　＋４Ｐ（２）　＋２ΣＡＣ（　
２”）ビット！輔鳳 と計算することができる．最小値ｎｏは、重み付け回路
ｌ２において、係数値データに対して、（１／ｎｏ）倍
の圧縮を行うことに対応している．度数分布メモリ９、
ｌＯ及びｌ１に夫々累積度数分布表が形成された後に、
上述のように、発生情報量を計算するために、マルチブ
レクサ２１、３１及び４１は、アドレス発生器５２から
のアドレスを選択する状態に切り替えられ、マルチブレ
クサ２３、３３及び４３がレジスタ２４、３４及び４４
の出力を夫々選択する状態に切り替えられる。

アドレス発生器４２は、第１０図に示すフローチャート
に従ってアドレスを発生する。最初にレジスタ４４がゼ
ロクリアされる（ステップ６１）。

次に、モード番号ｌが初期値（０）に設定される（ステ
ップ６２）．レジスタ２４及び３４がゼロクリアされる
（ステップ６３）．この後のステップ６４で（６４／２
’　）（ｉ＝ｏで６４）の値がアドレスＡＯ〜Ａ６とし
て発生される（ステップ６４）。この（６４／２’　）
の値が伝送する最小値ｎｉとされる。上位のアドレスＡ
７及びＡ８が０から順に１．２．３と変化する（ステッ
プ６５）。

上位のアドレスＡ７及びＡ８が順に変化した後の加算回
路２５の出力データは、下記に示すように、フラグＦｓ
及びＦｐの１フィールド当たりの合計ビット数となる。

ｊは、Ｍブロックと対応する番号を示す． この加算回路２５の出力が乗算回路３５で４倍とされ、
加算回路３６に供給される． 一方、レジスタ４４の出力データは、下記のものとなり
、このレジスタ４４の出力が乗算回路４５で２倍される
ことで、ＡＣ係数値データの１フィールド当たりの合計
ビット数が計算される．加算回路３６からの発生情報量
Ｑが目標値Ｐと比較される（ステップ６６）。（Ｐ＞Ｑ
）の関係が成立する時には、モード番号１が（ｉ＋１）
に変えられ（ステップ６７）、ステップ６３に戻る。

（Ｐ＞Ｑ）が成立しなくなる時に、モード番号ｌの変化
が停止される（ステップ６８）．このときのモード番号
が採用される．モード制御信号ＭＤは、採用されたモー
ド番号を示す． 以上のように、送信ビット数が目標値より小となるモー
ドが決定され、バッファメモリ５で遅延されたＡＣ係数
にモードと対応する重み付け係数が重み付け回路１２で
乗算される。

ｄ．変形例 送信ビット数を制御するために、上述の一実施例のよう
に、（１／２’　）倍の重み付け係数を乗じるのに限ら
ず、（１２）（ＩＪ２）”　　・・・の重み付け係数を
乗じるようにしても良い．上述の実施例では、１フィー
ルド内のデータを（８Ｘ８）等のＬブロックに分割して
いる。しかし、１フレーム内のデータを分割しても良い
。また、圧縮率の向上のために、２フレームの画像デー
タからブロックを形成しても良い． また、フォーマット化回路１４において、エラー訂正符
号化、同期パターンの付加等の処理を行っても良い．こ
れらの処理で増加する送信ビット数は、固定の量である
． ２次元ブロックに限らず、３次元ブロックに適用される
変換符号化に対しても、この発明は、適用できる。

入力画像信号がテレビジョン信号の輝度信号の場合に限
らず、コンポーネントカラー映像信号であっても良い．
コンポーネントを同時化して処理しても良く、また、コ
ンポーネントを別個に処理しても良い。

変換符号としては、コサイン変換に限らず、直交変換等
を使用しても良い。

〔発明の効果〕

この発明は、フィードフォワード制御で送信の必要なデ
ータ量を目標値より小に制御できるので、フィードバッ
ク制御と異なり、発振等の問題が生じない．また、この
発明は、１フィールド或いは１フレーム等の単位でデー
タ量を正確に制御でき、ディジタルＶＴＲに適用して好
適である．更に、この発明は、ソーティング回路等の複
雑な回路を必要としないので、回路規模が大きくならな
い利点がある．更に、この発明では、Ｍブロック毎に発
生情報量を求めているので、Ｍブロック毎に独立のしき
い値で発生情報量をしめ細かく制御することができる．

【図面の簡単な説明】

第１図はこの発明の一実施例の全体システムを示すブロ
ック図、第２図はブロックの一例を示す略線図、第３図
は固定の重み付け係数を示す略線図、第４図は画像領域
の分割及びフラグの説明に用いる路線図、第５図は送信
データの一例の構成を示す略線図、第６図は送信データ
へのコード変換の説明に用いる略線図、第７図はこの発
明の一実施例の一部の詳細なブロック図、第８図及び第
９図はバッファリング処理の説明に用いる路線図、第ｌ
Ｏ図はバッファリング処理におけるアドレス発生動作の
説明に用いるフローチャート、第１１図は従来技術の説
明に用いるブロック図である。 図面における主要な符号の説明 ２：ブロック化回路、 ３：コサイン変換回路、 ５：バッファメモリ、 ７：Ｍブロック毎にＡＣ係数値データの最大値ＭＡＸＩ
を検出する回路、 ８：Ｓブロック毎にＡＣ係数値データの最大｛ｔｉ！Ｍ
ＡＸ２を検出する回路、 ９，１０，ｔｔ：度数分布メモリ、 １２：重み付け回路、 １３：コントロール信号発生回路、 １４：フォーマット化回路、 １５：出力端子． 代理人　弁理士　杉　浦　正　知 イ！数データ旬ゼ（イ富テ゛一タへの横換第６図 第４図

Claims (1)

【特許請求の範囲】
1. （ｎ×ｎ）の画素からなるブロックに対し、変換符号化
   を行い、得られた係数情報のうち、直流成分は、所定の
   ビット数で伝送するようになし、交流成分は、順次分割
   して小ブロック化し、より小さいブロックの伝送パター
   ンを表すフラグを伝送し、且つ有意なデータのみを伝送
   するようにしたデータ伝送装置。