JPH0223873B2 - - Google Patents
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- JPH0223873B2 JPH0223873B2 JP56052669A JP5266981A JPH0223873B2 JP H0223873 B2 JPH0223873 B2 JP H0223873B2 JP 56052669 A JP56052669 A JP 56052669A JP 5266981 A JP5266981 A JP 5266981A JP H0223873 B2 JPH0223873 B2 JP H0223873B2
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- 210000004789 organ system Anatomy 0.000 claims description 5
- 238000003491 array Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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Description
【発明の詳細な説明】
本発明は所定の周波数信号から複数の周波数信
号を発生させる信号発生装置、特に電子オルガン
システムに用いられる音階信号発生装置に係るも
のである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal generating device that generates a plurality of frequency signals from a predetermined frequency signal, and particularly to a scale signal generating device used in an electronic organ system.
従来より電子オルガンシステムの必要とする全
音階信号は比較的高い音域の１オクターブ12音の
音を分周することで得ている。すなわち、Ａの音
を例に取れば、必要とする全音階信号中最も周波
数の高いＡの音（これの周波数をfAとする）を
得、これを２分周して周波数1/2fAの１オクター
ブ下のＡの音を得、順に２分周していくことによ
り必要とする全てのＡの音を得るものである。言
うまでもなく、Ｂ〜Ｇの各音についても各音毎に
独立に分周系列を有して１システムとなつてい
る。 Conventionally, the diatonic scale signal required by electronic organ systems has been obtained by frequency-dividing 12 tones of one octave in a relatively high range. In other words, if we take the note A as an example, we will obtain the note A (its frequency is f A ), which has the highest frequency among the required diatonic signals, and divide this by two to obtain the frequency 1/2 f A This method obtains the A tone one octave below the A tone, and then divides the frequency by two in order to obtain all the necessary A tones. Needless to say, each of the sounds B to G also has an independent frequency division series for each sound, forming one system.
このような音階発生システムにおいて、回路構
成を簡略化するために各音毎に必要となる分周系
列を１つの演算装置（分周系列に代るもの）を時
分割に用いてまかなう音階発生装置が考案されて
おり、第１図はその一例である。 In such a scale generation system, in order to simplify the circuit configuration, a scale generation device that uses one arithmetic unit (instead of a frequency division series) to perform the frequency division series required for each note in a time-sharing manner has been devised, and Fig. 1 is an example thereof.
以下、第１図を参照しながら時分割制御方式の
音階信号発生回路を説明する。かかる信号発生装
置は源音階信号源１、制御データラツチ２、時分
割制御装置３、演算装置４、記憶装置５及び複数
のデータラツチ列６により構成されている。演算
装置４は源音階信号源１からの基本音階信号と制
御データラツチ２からの制御データをデータ入力
とし、かつ時分割制御装置３からの出力を制御入
力とし、さらに記憶装置５と入出力を交すと共に
その出力は複数のデータラツチ列６の各データ入
力に接続されている。時分割制御装置３のトリガ
出力は複数のデータラツチ列６の各トリガ入力に
接続されている。このように接続された第１図の
従来例において、１つのデータラツチ列６（これ
をL1とする）に８オクターブ分のＡの音を出力
する場合、すなわち、制御データラツチ２のL1
に関するエリアにＡの音を出力すべくデータがセ
ツトされたと仮定して、以下に動作の説明を続け
る。まず、時分割制御装置３は源音階信号源１の
出力のどの出力の半周期よりも速い周期で、複数
のデータラツチ列６の全てについて順次演算装置
４が演算を行うよう演算装置４を制御するととも
に、その演算結果を各データラツチ列６が適宜ラ
ツチしうるようにトリガ出力を出して時分割制御
を行つている。そこで、時分割制御装置３が演算
装置４にL1のデータラツチ列に関する演算を行
うように指示すると、演算装置は制御データラツ
チ２のL1のエリアにあるデータからデータラツ
チ列L1にはＡの音を出すことを知る。 Hereinafter, a time-division control type scale signal generation circuit will be explained with reference to FIG. This signal generating device is comprised of a source scale signal source 1, a control data latch 2, a time division control device 3, an arithmetic device 4, a storage device 5, and a plurality of data latch arrays 6. The arithmetic unit 4 uses the basic scale signal from the source scale signal source 1 and the control data from the control data latch 2 as data inputs, uses the output from the time division control device 3 as a control input, and also exchanges input and output with the storage device 5. and its output is connected to each data input of a plurality of data latch columns 6. A trigger output of the time division controller 3 is connected to each trigger input of a plurality of data latch trains 6. In the conventional example shown in FIG. 1 connected in this way, when outputting 8 octaves of A sound to one data latch row 6 (this is referred to as L 1 ), in other words, L 1 of control data latch 2
Assuming that data has been set to output sound A to the relevant area, the operation will be explained below. First, the time division control device 3 controls the arithmetic unit 4 so that the arithmetic unit 4 sequentially performs arithmetic operations on all of the plurality of data latch strings 6 at a cycle faster than the half cycle of any of the outputs of the source scale signal source 1. At the same time, time-division control is performed by outputting a trigger output so that each data latch column 6 can latch the result of the calculation as appropriate. Therefore, when the time division control device 3 instructs the arithmetic device 4 to perform an arithmetic operation regarding the data latch string L1 , the arithmetic device calculates the sound of A from the data in the L1 area of the control data latch 2 to the data latch string L1 . Know what to do.
次に演算装置４は記憶装置５からＡの音に関す
る過去の分周データを読み込む。このデータを説
明の便宜上“00000000”とする。演算装置４はこ
の読み込んだデータの最下位ビツトと源音階信号
源１からのＡの信号とを比較し、両者が一致すれ
ば分周データはそのままとし、不一致であれば分
周データに１を２進加算する。ここで、データ
“０”はロウレベルに、“１”はハイレベルにそれ
ぞれ相当する。したがつて、Ａの音に関する時分
割演算が源音階信号源１からのＡ信号のロウレベ
ルの期間に行なわれると、演算装置４は記憶装置
５から読み込んだデータに対し加算処理を行なわ
ず記憶装置５に再格納すると共に対応するデータ
ラツチ列L1に送り書込む。前述したように、時
分割制御装置３は源音階信号源１からのどの出力
の半周期よりも速い周期で複数のデータラツチ列
６の全てについて順次演算が行なわれるよう制御
している。したがつて、源音階信号源１からのＡ
の信号がロウレベルからハイレベルに反転しハイ
レベルの間に、演算装置４は記憶装置５から分周
データ“00000000”を読み出しこの最下位ビツト
とＡの信号との比較を行なう。両者は一致してい
ないので、演算装置４は１を２進加算して
“00000001”のデータをつくり、これを新たな分
周データとして記憶装置５に書き込むと共にデー
タラツチ列L1に送り書込む。源音階信号源１か
らのＡの信号がハイレベルからロウレベルに反転
すると、新たな分周データ“00000010”が発生さ
れ、記憶装置５およびデータラツチ列L1に書き
込まれる。かくして、源音階信号源１からのＡの
信号が反転する毎に分周データは１ずつ増加す
る。したがつて、データラツチ列L1の第２位ビ
ツト以上からそれぞれ出力を取ることにより、源
音階Ａの信号に対し１オクターブずつ下がつたＡ
の音階信号が得られる。すなわち、源音階信号Ａ
に対し分周動作が行なわれたことになる。尚、記
憶装置５に分周データを保存するのは、分周デー
タは次回のＡの音の演算に必要であり、かつ演算
装置４が時分割に使用されているため、他の音の
演算のため演算装置をあけなければならないため
である。 Next, the arithmetic device 4 reads past frequency division data regarding sound A from the storage device 5. This data will be referred to as "00000000" for convenience of explanation. The arithmetic unit 4 compares the least significant bit of this read data with the signal A from the source scale signal source 1, and if they match, the frequency division data is left as is, and if they do not match, it adds 1 to the frequency division data. Perform binary addition. Here, data "0" corresponds to a low level, and data "1" corresponds to a high level. Therefore, when the time-sharing calculation regarding the note A is performed during the low level period of the A signal from the source scale signal source 1, the calculation device 4 does not perform addition processing on the data read from the storage device 5, and stores the data in the storage device 5. 5 and sends and writes to the corresponding data latch column L1 . As described above, the time division control device 3 controls all of the plurality of data latch trains 6 to be sequentially operated at a cycle faster than the half cycle of any output from the source scale signal source 1. Therefore, A from the source scale signal source 1
The signal is inverted from a low level to a high level, and while the signal is at a high level, the arithmetic unit 4 reads the divided data "00000000" from the storage device 5 and compares the least significant bit with the signal A. Since the two do not match, the arithmetic unit 4 adds 1 in binary to create data "00000001", writes this as new frequency division data to the storage device 5, and sends and writes it to the data latch column L1 . When the signal A from the source scale signal source 1 is inverted from high level to low level, new frequency division data "00000010" is generated and written to the storage device 5 and the data latch row L1 . Thus, each time the A signal from the source scale signal source 1 is inverted, the frequency division data increases by one. Therefore, by taking the outputs from the second and higher bits of the data latch string L1 , A is lowered one octave at a time with respect to the signal of the source scale A.
A scale signal of is obtained. That is, the source scale signal A
This means that a frequency division operation has been performed on the . The reason why the frequency division data is stored in the storage device 5 is because the frequency division data is necessary for the next calculation of sound A, and since the calculation device 4 is used for time division, it is necessary to store the frequency division data in the storage device 5. This is because the arithmetic unit must be opened.
さて、このように動作する第１図の従来例では
記憶装置の大きさはどの程度となるであろうか。
これは安易に計算され、１音階は12音であり、通
常電子オルガンシステムは７〜８オクターブの音
が必要となるので、記憶装置は84〜96個のセルを
必要とする。 Now, how large is the storage device in the conventional example shown in FIG. 1 that operates in this manner?
This is easily calculated; one musical scale has 12 notes, and an electronic organ system usually requires 7 to 8 octaves of sound, so the storage device requires 84 to 96 cells.
本発明は上述の従来例における84〜96セルで構
成される記憶装置を用いずに、同一の機能を有す
る音階発生装置を構成するのに好適な信号処理を
提供するものである。 The present invention provides signal processing suitable for configuring a scale generator having the same functions without using the memory device composed of 84 to 96 cells in the conventional example described above.
以下、第２図に示す一実施例を用いて、本発明
について説明する。 The present invention will be explained below using an embodiment shown in FIG.
第２図から明らかなように、本実施例では第１
図の記憶装置５を削除し、このため、演算装置４
に分周データを供給する目的のために複数のデー
タラツチ列６−１ないし６−Ｎと入出力を交して
いる。また、時分割制御装置の選択出力は複数の
データラツチ列の各選択入力に接続されている。 As is clear from FIG. 2, in this example, the first
The memory device 5 in the figure is deleted, and therefore the arithmetic device 4
For the purpose of supplying frequency-divided data to a plurality of data latch arrays 6-1 to 6-N, the input and output terminals are connected to each other. Further, the selection output of the time division control device is connected to each selection input of a plurality of data latch trains.
すなわち、第２図の実施例においてはしたがつ
て、過去の分周データは時分割制御装置３の選択
するデータラツチ列から読み込まれることにな
る。このようにデータラツチ列６−１ないし６−
Ｎからデータを読み込むためには第２図の実施例
のデータラツチ列６の各段は、第１図の従来例の
データラツチ列のものと若干構成が異る。 That is, in the embodiment of FIG. 2, past frequency-divided data is read from the data latch string selected by the time division control device 3. In this way, the data latch rows 6-1 to 6-
In order to read data from N, each stage of the data latch column 6 of the embodiment shown in FIG. 2 has a slightly different structure from that of the conventional data latch column 6 of FIG.
すなわち、第３図に示すように、第２図の実施
例に用いられるデータラツチ列６−１ないし６−
Ｎの一段は、１個のレジスタ８と１個のトランス
フアーゲート９とを有し、レジスタ８の出力はト
ランスフアーゲート９へ入力され、また、トラン
スフアーゲートの入力は選択入力端子１１、出力
はデータ読み出し端子１０とされている。レジス
タ８の入力はデータ入力端子７となる。このよう
に接続されたデータラツチ列の一段は端子１１へ
の選択入力の供給により、読み出し出力端子１０
にレジスタ８の出力を出したり、あるいはハイイ
ンピーダンス状態となつて他のデータラツチ列の
データ出力を可能にしたりできる。 That is, as shown in FIG. 3, the data latch columns 6-1 to 6- used in the embodiment of FIG.
One stage of N has one register 8 and one transfer gate 9, the output of the register 8 is input to the transfer gate 9, and the input of the transfer gate is connected to the selection input terminal 11 and the output. is used as a data read terminal 10. The input of register 8 becomes data input terminal 7. One stage of the data latch array connected in this way is connected to the read output terminal 10 by supplying the selection input to the terminal 11.
It can output the output of register 8 or enter a high impedance state to enable data output from other data latch columns.
そこで、第３図のデータラツチ回路の読み出し
出力端子１０を共通に入力としている第２図の実
施例における演算回路４は、あたかも記憶装置か
らデータを読むがごとく分周データを読みこめる
ことになる。ここで、第１図の構成との動作上の
違いは、記憶装置５を使用せず、第３図に示した
選択入力端子１１を利用して、データラツチ列か
らデータを読み出し、これを過去の分周データと
して前述した演算を行なうことにある。したがつ
て、データラツチ列の第２位ビツト以上からそれ
ぞれ出力を取り出すことにより、源音階信号に対
し１オクターブずつ離れた音階信号が得られ、分
周動作が実現される。 Therefore, the arithmetic circuit 4 in the embodiment of FIG. 2, which commonly uses the read output terminal 10 of the data latch circuit of FIG. 3 as an input, can read the frequency-divided data as if reading data from a storage device. Here, the difference in operation from the configuration shown in FIG. 1 is that data is read from the data latch string using the selection input terminal 11 shown in FIG. The purpose is to perform the above-mentioned calculations on the frequency-divided data. Therefore, by extracting outputs from the second and higher bits of the data latch string, a scale signal separated by one octave from the source scale signal is obtained, and a frequency division operation is realized.
これを第４図に示したタイミングチヤートを用
いてより詳細に説明する。今、制御データラツチ
２が演算装置４にＡの音に関する分周動作を行な
うよう指示したとする。前述のごとく、時分割制
御装置３は、演算装置４に対して源音階信号源１
からの信号のどの信号の半周期よりも速い周期で
全ての音階信号に対する演算を行なうように制御
するので、第４図のように源音階信号Ａの半周期
に例えば２回Ａ音に対する演算処理を行なうよう
演算装置４を制御する。演算装置４はＡ音処理の
ための時分割信号に応答してデータラツチ６−１
からＡ音に関する分周データを読み出す。このデ
ータを説明の便宜上“00000000”とする。演算装
置４はこの読み込んだデータの最下位ビツトと源
音階信号Ａとを比較する。ここで、データ“０”
はロウレベルに、“１”はハイレベルにそれぞれ
相当する。第４図に示すように、源音階信号Ａが
ハイレベルであるのに対し分周データの最下位ビ
ツトは“０”（ロウレベル）であるため、不一致
の演算結果が得られる。したがつて、演算装置４
は分周データに１を２進加算し、その結果として
のデータ、すなわち“00000001”をデータラツチ
６−１に書込む。次のＡ音処理のための時分割信
号に応答して、演算装置４はデータラツチ６−１
のデータを読み込み、その最下位ビツトと源音階
信号Ａとを比較する。第４図では両者は一致して
いるから、分周データの変更を行なわない。この
ように、Ａ音処理の時分割信号が入力されるたび
にデータラツチ６−１のデータの読み込み、その
最下位ビツトと源音階信号Ａとを比較し、両者が
一致すれば分周データの変更を行なわず不一致の
場合は分周データに１を２進加算する。かくし
て、第４図に示すように、源音階信号Ａのレベル
が反転するたびにデータラツチ６−１のデータは
１ずつ増加する。したがつて、第４図に示すよう
に、データラツチ６−１の第２位ビツトは源音階
信号Ａを２分周したものに相当し、第３位ビツト
は４分周したものに相当する。かくして、源音階
信号に対し１オクターブずつ離れた音階信号が得
られ、分周動作が実現されたことになる。 This will be explained in more detail using the timing chart shown in FIG. Suppose now that the control data latch 2 instructs the arithmetic unit 4 to perform a frequency division operation regarding sound A. As mentioned above, the time division control device 3 provides the source scale signal source 1 to the arithmetic device 4.
Since the calculation is performed on all scale signals at a cycle faster than the half cycle of any signal from the source scale signal, the calculation process for note A is performed twice in a half cycle of the source scale signal A, as shown in Fig. 4. The arithmetic unit 4 is controlled to perform the following. The arithmetic unit 4 responds to the time division signal for A sound processing to open the data latch 6-1.
The frequency division data regarding the A sound is read out. This data will be referred to as "00000000" for convenience of explanation. The arithmetic unit 4 compares the least significant bit of the read data with the source scale signal A. Here, data “0”
corresponds to a low level, and "1" corresponds to a high level. As shown in FIG. 4, while the source scale signal A is at a high level, the least significant bit of the frequency-divided data is at "0" (low level), resulting in inconsistent calculation results. Therefore, the arithmetic device 4
adds 1 to the frequency-divided data in binary, and writes the resulting data, ie, "00000001" to the data latch 6-1. In response to the time division signal for the next A sound processing, the arithmetic unit 4 opens the data latch 6-1.
, and compares the least significant bit with the source scale signal A. In FIG. 4, since both match, the frequency division data is not changed. In this way, each time the time-division signal for A tone processing is input, the data of the data latch 6-1 is read, the lowest bit is compared with the source scale signal A, and if the two match, the frequency division data is changed. If this is not done and there is a mismatch, 1 is added to the frequency-divided data in binary form. Thus, as shown in FIG. 4, each time the level of the source scale signal A is inverted, the data in the data latch 6-1 increases by one. Therefore, as shown in FIG. 4, the second bit of the data latch 6-1 corresponds to the source scale signal A divided by two, and the third bit corresponds to the frequency divided by four. In this way, scale signals separated by one octave from the source scale signal are obtained, and a frequency division operation is realized.
次に、第１図の従来例と第２図の実施例の構成
の比較を行う。第２図の実施例において、削除さ
れたのは84〜96セルの記憶装置であるから、通常
１セルが６トランジスターで構成されるとする
と、アドレス選択を無視したとしても、528〜576
のトランジスターが削除されたことになる。一
方、１つのデータラツチ列６は７〜８段で構成さ
れ、これは第１図と同じで、データラツチ列６が
12必要であるとしても１個のトランスフアーゲー
ト９は１個のトランジスターで構成しうるので、
追加されるトランジスターは84〜96トランジスタ
ーですむ。すなわち、第１図の従来例と第２図の
実施例においては、その構成上444〜480個のトラ
ンジスターの差があることがわかる。 Next, the configurations of the conventional example shown in FIG. 1 and the embodiment shown in FIG. 2 will be compared. In the embodiment shown in FIG. 2, the memory device that has been deleted is 84 to 96 cells, so assuming that one cell normally consists of 6 transistors, even if address selection is ignored, 528 to 576 cells are deleted.
This means that the transistor has been removed. On the other hand, one data latch column 6 is composed of 7 to 8 stages, which is the same as in FIG.
12 Even if it is necessary, one transfer gate 9 can be composed of one transistor, so
The number of additional transistors required is 84 to 96 transistors. That is, it can be seen that there is a difference in structure between 444 and 480 transistors between the conventional example shown in FIG. 1 and the embodiment shown in FIG.
以上の説明で明らかになつたように、本発明に
よれば、従来の音階発生装置から記憶装置を削除
し、その構成要素の削減が計れる好適な信号処理
装置が得られる。 As has been made clear from the above description, according to the present invention, it is possible to obtain a suitable signal processing device that can eliminate the storage device from the conventional scale generation device and reduce the number of its components.
第１図は時分割処理による電子オルガンシステ
ムの音階発生装置を示すブロツク図、第２図は電
子オルガンシステムにおける音階発生装置に本発
明による信号処理装置を適用した一実施例を示す
ブロツク図、第３図は第２図の実施例の一つのデ
ータラツチ列の１段のデータラツチ回路の構成を
示すブロツク図、第４図は第２図の動作を示すタ
イミングチヤートである。
１……源音階信号源、２……制御データラツ
チ、３……時分割制御装置、４……演算装置、５
……記憶装置、６……データラツチ列、７……デ
ータ入力端子、８……レジスター、９……トラン
スフアーゲート、１０……データ読み出し端子、
１１……選択入力端子。
FIG. 1 is a block diagram showing a scale generation device for an electronic organ system using time-sharing processing, and FIG. FIG. 3 is a block diagram showing the structure of one stage of data latch circuit of one data latch column in the embodiment of FIG. 2, and FIG. 4 is a timing chart showing the operation of FIG. 2. DESCRIPTION OF SYMBOLS 1... Source scale signal source, 2... Control data latch, 3... Time division control device, 4... Arithmetic device, 5
... Storage device, 6 ... Data latch row, 7 ... Data input terminal, 8 ... Register, 9 ... Transfer gate, 10 ... Data read terminal,
11...Selection input terminal.
Claims (1)
階信号に対して１オクターブずつ離れた音階信号
を発生するためのデータをそれぞれ格納する複数
の格納手段と、時分割制御信号に応答して上記複
数の原音階信号の中から時分割的に一つの原音階
信号を選択する手段と、上記時分割制御信号に応
答して上記複数の格納手段の中から時分割的に一
つの格納手段を選択し該選択した格納手段のデー
タを読出す手段と、前記選択された原音階信号の
レベルと前記読出されたデータの最下位ビツトの
データのレベルとを比較し両者が不一致の場合に
前記読出されたデータに１を２進加算する手段
と、加算後のデータを上記選択された格納手段に
書込む手段と、各原音階信号に対する所定の音階
信号を得るために各格納手段から出力を取り出す
手段とを備えることを特徴とする電子オルガンシ
ステムに用いられる信号処理装置。1. A signal source that generates a plurality of original scale signals, a plurality of storage means that respectively store data for generating scale signals that are separated by one octave from the original scale signal, and a means for time-divisionally selecting one original scale signal from the plurality of original scale signals; and means for time-divisionally selecting one of the plurality of storage means in response to the time-division control signal. means for selecting and reading data from the selected storage means, comparing the level of the selected original scale signal and the level of the data of the least significant bit of the read data; means for adding 1 in binary to the data, means for writing the data after the addition into the selected storage means, and taking out an output from each storage means in order to obtain a predetermined scale signal for each original scale signal. 1. A signal processing device used in an electronic organ system, comprising: means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052669A JPS57167095A (en) | 1981-04-08 | 1981-04-08 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052669A JPS57167095A (en) | 1981-04-08 | 1981-04-08 | Signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57167095A JPS57167095A (en) | 1982-10-14 |
| JPH0223873B2 true JPH0223873B2 (en) | 1990-05-25 |
Family
ID=12921270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56052669A Granted JPS57167095A (en) | 1981-04-08 | 1981-04-08 | Signal processor |
Country Status (1)
| Country | Link |
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| JPS54137318A (en) * | 1978-04-17 | 1979-10-25 | Casio Comput Co Ltd | Musical sound waveform setting device for electronic instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57167095A (en) | 1982-10-14 |
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