JPH02236692A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特にベクトルデータを扱
う、共有メモリを有するマルチプロセッサ方式の情報処
理装置にも関する。

［従来の技術］ 従来、ベクトルデータを扱うような情報処理装置におい
ては、高速演算のために大量のデータを高速にアクセス
して演算部に供給する必要があり、多バンク化等の高ス
ルーブットを実現するための諸技術が駆使されていた。

しかしながら、例えば、２次元配列のデータの各要素を
列方向にアクセスする場合、配列の大きさの取り方によ
っては全要素が同一バンクにアクセスすることにより、
スルーブットが著しく低下することがある。

［発明が解決しようとする課題〕 上述した従来の情報処理装置は、メモリアクセスのスル
ーブット低下により、システム全体のスルーブットの低
下を来した場合、メモリアクセスのロスがありで性能低
下を来していることを突止めるためには、プログラムを
詳細に解析して、どこに原因があるのか、あるいはメモ
リアクセスに原因があるのか、それ以外に原因があるの
かを追求しなければならない。メモリアクセスが原因か
、それ以外の原因かではプログラムを調査する観点が異
なり、何が原因かわからないのでは多大の工数を要する
という欠点がある。また、共有メモリを有するマルチプ
ロセッサ環境で上述したようなスルーブット低下が一方
のプロセッサで起こっている場合、他のプロセッサがそ
のスルーブット低下を起こしている共有メモリへのアク
セスによって共有メモリへのアクセスが妨げられる場合
、自分のプログラム以外の要因であるためプログラムを
いくら解析しても原因がつかめないという欠点がある。

本発明の目的は、上述した欠点を除去し、複数のプロセ
ッサにより共有されるメモリを有する情報処理装置にお
いて、プロセッサ間および自プロセッサの要素間でのメ
モリ競合による遅れ時間、または自プロセッサのベクト
ルデータの要素間でのメモリ競合による遅れ時間を選択
的に計数できる情報処理装置を提供するものである。

［課題を解決するための手段］ 本発明によれば、 複数のプロセッサにより共有されるメモリを有する情報
処理装置であって、前記各プロセッサ対応に、 前記プロセッサがベクトルデータを前記メモリからアク
セスする際に、ベクトルデータの全要素をアクセスする
のに必要な最小時間を算出する計算手段と、 実際にベクトルデータのアクセスに要した時間を計数す
る第１の計数手段と、 前記計算手段によって計算された値と前記第１の計数手
段の値を比較する比較手段と、前記比較手段による比較
結果に基いて歩進する第２の計数手段を具備し、 前記第１の計数手段は他プロセッサのメモリアクセスに
よる待時間にも歩進するか、否かを規定するシステムモ
ード規定手段を有し、 前記システムモード規定手段により規定されるモードに
応じて前記第１の計数手段の歩進を制御し、前記第２の
計数手段でメモリアクセスの待時間を計数することを特
徴とする情報処理装置が得られる。

［実施列］ 次に図面を参照して本発明について詳細に説明する。

第１図は本発明の一実施例の構成を示すブロック図で、
プロセッサ（Ａ）　１、プロセッサ（Ｂ）２、メモリア
クセス制御装置３、メモリ４、演算器数レジスタ５、メ
モリポート数レジスタ６、シフト回路（Ａ）１５、シフ
ト回路（Ｂ）２５、アクセス時間カウンタ制御回路８、
レジスタ（Ａ）１１およびレジスタ（Ｂ）２１、アクセ
ス時間カウンタ（Ａ）１２およびアクセス時間カウンタ
（Ｂ）２２、比較回路（Ａ）１３および比較回路（Ｂ）
２３およびメモリアクセス待時間カウンタ（Ａ）１４お
よびメモリアクセス待時間カウンタ（Ｂ）２４から構成
される。

プロセッサ（Ａ）　１　（プロセッサ（Ｂ）２も同じ）
は、後述する演算器数レジスタ５により規定される１つ
または複数の演算バイブラインのセットを有しており、
複数の演算バイブラインでは同じ演算が並列に行なわれ
る。本実施例ではプロセッサ（Ａ）１の演算パイプライ
ンのセットとプロセッサ（Ｂ）２の演算パイプラインの
セットと同一であると仮定しているが、異なっていても
容昌に構成できることは当業者にとっては明白である。

また、プロセッサ（Ａ）１がメモリ参照命令を実行する
場合は、メモリアクセス要求を発行し、結線２０１（ブ
０｛ｒッサ（Ｂ）２からは結線３ｏ１）を介してリクエ
スト信号、リクエストアドレス、ベクトルデータのメモ
リ上の要素間距離、ベクトルデータの要素数などのアク
セス情報がメモリアクセス制御装置３に供給される。メ
モリアクセス制御装置３は、プロセッサ（Ａ）１および
プロセッサ（Ｂ）２からそれぞれ結線２０１および３０
１を介して供給されたアクセス情報をもとにして、メモ
リ４へのアクセスを制御する装置で、結線１０１を介し
てメモリ４と複数ボートを介して接続されている。

また、メモリアクセス制御装置３からは、ベクトルデー
タの要素数信号が結線２０９（プロセッサ（Ｂ）２の場
合は３０９）を介してシフト回路（Ａ）１５（プロセッ
サ（Ｂ）２の場合はシフト同路（Ｂ）２５）に、プロセ
ッサ（Ａ）１のメモリアクセス要求の処理開始信号が結
線２０２（プロセッサ（Ｂ）２の場合は３０２）を介し
てレジスタ（Ａ）１１およびアクセス時間カウンタ（Ａ
）１２（プロセッサ（Ｂ）２の場合はレジスタ（Ｂ）２
１およびアクセス時間カウンタ（Ｂ）２゜２）に、プロ
セッサ（Ａ）１のメモリアクセス要求存在信号が結線２
０６（プロセッサ（Ｂ）２の場合は３０６）を介して比
較回路（Ａ）１３およびアクセス時間カウンタ制御回路
８（プロセッサ（Ｂ）２の場合は比較回路（Ｂ）２３お
よびアクセス時間カウンタ制御回路８）にプロセッサ（
Ａ）１のメモリアクセス要求処理中信号が結線２０８（
プロセッサ（Ｂ）２の場合は３０８）を介してアクセス
時間制御回路８にそれぞれ供給される。メモリ４は複数
バンクから成る記憶装置で、結線１０１により複数ボー
トを介してメモリアクセス制御装置３と接続されている
。

演算器数レジスタ５はプロセッサ（Ａ）１およびプロセ
ッサ（Ｂ）２内にある演算パイプラインのセット数を保
持するレジスタで、図示されない線を介してシステムの
初期化時に値がセットされ、保持されている値は結線１
０２を介してシフト凹路（Ａ）１５およびＣＢ）２５に
供給される。メモリポート数レジスタ６はメモリアクセ
ス制御装［３とメモリ４の間のメモリポート数を保持す
るレジスタで、演算数レジスタ５と同様に図示されない
線を介してシステムの初期化時に値がセットされ、保持
されている値は結線１０３を介してシフト回路（Ａ）１
５および（Ｂ）２５に供給される。

シフト回路（Ａ）１５および（Ｂ）２５は、メモリアク
セス制御装置３から結線２０９および３０９を介して供
給されるベクトルデータの要素数信号を、結線１０２を
介して供給される演算パイプラインのセット数信号およ
び結線１０３を介して供給されるメモリポート数信号に
よって定まる同時アクセス可能な要素数をシフト数とし
て右にシフトし、シフトアウトされたビットに論理′１
゜のビットがあるとシフト結果に′１”を加えて、ベク
トルデータの各要素のアクセス間でバンク競合が起こら
なかった場合に要する時間が得られ、結線２０１および
３１０を介してレジスタ（Ａ）１１およびレジスタＣＢ
）２１に供給される。

レジスタ（Ａ）１１およびレジスタ（Ｂ）２１はそれぞ
れプロセッサ（Ａ）１およびプロセッサ（Ｂ）２のベク
トルデータアクセス要求でベクトルデータを構成する各
要素間でバンク競合が全く起こらない場合に要する時間
を保持するレジスタで、それぞれ結線２０２、および３
０２により供給されるリクエスト受付信号が“１″にな
るタイミングでセットされ、それぞれ結線２０３および
３０３を介して比較回路（Ａ）１３、比較回路（Ｂ）２
３に供給される。

アクセス時間カウンタ（Ａ）１２およびアクセス時間カ
ウンタ（Ｂ）２２はそれぞれ結線２０２および３０２に
より供給されるリクエスト処理開始信号により“０”に
クリアし、その後、アクセス時間カウンタ制御回路８か
らそれぞれ結線２０４および３０４を介して供給される
アクセス時間カウンタ有効信号が“１＃になっている期
間′１”ずつ歩進していくカウンタで、その出力はそれ
ぞれ結線２０５および３０５を介して比較回路（Ａ）１
３および比較回路（Ｂ）２３に倶給される。

アクセス時間カウンタ制御回路８は結線２ｏ６，２０８
，３０６および３０８により供給されるメモリアクセス
要求存在信号およびメモリアクセス要求処理中信号を基
にしてアクセス時間カウンタ（Ａ）１２およびアクセス
時間カウンタ（Ｂ）２２の歩進を有効にするアクセス時
間カウンタ有効信号２０４および３０４を生成し、それ
ぞれアクセス時間カウンタ（Ａ）１２およびアクセス時
間カウンタ（Ｂ）２２に供給する。

比較回路（Ａ）１３および比較回路ＣＢ）２３はそれぞ
れ結線２０３および３０３を介して供給されるバンク競
合が全くない場合に要する時間信号と、結線２０５およ
び３０５を介して供給されるアクセス時間カウンタ（Ａ
）１２およびアクセス時間カウンタ（Ｂ）２’；”ｌこ
保持されている値を示す信号を比較する回路で、アクセ
ス時間カウンタ（Ａ）１２またはアクセス時間カウンタ
（Ｂ）２２の値の方がレジスタ（Ａ）１１またはレジス
タ（Ｂ）２１より小さくなく、それぞれ結線２０６およ
び３０６により供給されるメモリアクセス要求処理中信
号が“１゜である期間にそれぞれ結線２０７および２０
８を“１”として出力し、メモリアクセス待時間カウン
タ（Ａ）１４およびメモリアクセス待時間カウンタ（Ｂ
）２４に供給される。

メモリアクセス待時間カウンタ（Ａ）１４およびメモリ
アクセス待時間カウンタ（Ｂ）２４はそれぞれ結線２０
７および３０７により供給される信号により歩進される
カウンタで、アクセス時間制御回路８の内容により、メ
モリアクセス要求を受付けて完了するまでに待たされた
時間、またはバンク競合によって待たされた時間を表わ
している。

第２図は第１図のメモリアクセス装置３を詳細に表わし
た図面である。プロセッサ（Ａ）１からのリクエスト信
号、リクエストアドレス、ベクトルデータの要素間距離
、ベクトルデータの要素数はそれぞれ結線２０１−１，
２０１−２，２０１−３および２０１−４を介して供給
され、レジスタ６１．６２，６３および６４にそれぞれ
セットされる。またプロセッサ（Ｂ）２からはリクエス
ト信号、リクエストアドレス、ベクトルアドレスの要素
間距離、ベクトルデータの要索数がそれぞれ結線３０１
−１，３０１−２，３０１−３，３０１−４を介して供
給され、レジスタ７１，７２．７３および７４にそれぞ
れセットされる。

レジスタ６１および７１は受付けたメモリアクセス要求
の処理待であることを示し、アクセス開始指示信号４０
７および５０７によりそれぞれリセットされる。レジス
タ６２とレジスタ７２、レジスタ６３とレジスタ７３お
よびレジスタ６４とレジスタ７４はそれぞれ選択回路５
１．５２および５３でそれぞれのプロセッサのメモリア
クセス要求が処理される時にプロセッサ対応の情報が選
択される。

レジスタ６５および７５はそれぞれプロセッサ（Ａ）１
、プロセッサ（Ｂ）２のメモリアクセス処理要求の処理
中を示すフラグで、結線２０８および３０８を介して第
１図のアクセス時間カウンタ制御回路８に供給される。

レジスタ６５および７５は、各プロセッサのアクセス要
求処理待フラグ６１および７１がｍ１１にセットされて
おり、他プロセッサの処理中フラグ７５および６５が１
０′になっていて処理が行なわれておらず、他プロセッ
サの優先処理フラグ７７および６７がａ　Ｏ　ＩＩにな
っているか、他プロセッサの処理待フラグ７１および６
１が“０′になっている時に、セットされ、またそのセ
ットタイミングで自プロセッサの優先処理フラグ６７お
よび７７をリセットシ、他プロセッサの優先処理フラグ
７７および６７をセットする。

さらにアクセス要求待フラグ６１および７１は、それぞ
れオア回路６９および７９でアクセス要求処理待フラグ
６１および７１と論理和がとられ、それぞれ結線２０６
および３０６を介して第１図のアクセス時間カウンタ制
御回路８および比較回路（Ａ）１３、比較回路ＣＢ）２
３に供給される。

６０および７０は微分回路で、それぞれアクセス要求待
フラグ６１および７１が“１ゝになっている最初の１サ
イクルだけ“１′にして出力する回路、すなわちプロセ
ッサ（Ａ）１およびプロセッサ（Ｂ）２からのメモリア
クセス要求を受取ったタイミングだけ“１゜にして出力
する回路でそれぞれ結線２０２および３０２を介して第
１図のレジスタ（Ａ）１１およびレジスタ（Ｂ）２１に
供給される。

デコード回路５４は、選択回路５２で選択された要素間
距離を基にして、メモリ４ヘリクエストを送出するタイ
ミングを決定する回路で、結線１０１−１を介して第１
図のメモリ４へ複数ボートのリクエスト信号を送出する
。また結線６０３を介してメモリ４へ何要素分のリクエ
ストが出たかという情報を残要素数カウンタ５６および
アドレス加算回路５５に供給する。

アドレス加算回路５５は選択回路５１で選択された先頭
アドレスに順次選択回路５２で選択された要素間距離を
、デコード回路で決定された同時アドレス要索数を乗じ
て加えていき、結線１０１一２を介してメモリ４ヘアド
レスとして送出する。

残要素数カウンタ５６は選択回路５３で選択された要素
数からメモリ４へ送出されたリクエストの要索数を順次
減じていくカウンタで、ベクトルデータのアクセスの終
了をカウンタの値が″０”になることにより検出し、結
線６０４を介してアクセス要求処理中フラグ６５および
７５をリセットする。バンクビジーカウンタ５７はメモ
リ４ヘリクエストが送出されるごとに初期値（メモリ４
のバンクサイクル時間）がセットされ、リクエストが送
出されない時は“１２ずつ減じ′０”になることにより
すべてのバンクがビジー状態でないことを検出し、デコ
ード回路５４へ結線６０５を介して通知し、次のベクト
ルデータのアクセス内開始を可能ならしめる。

第３図は第１図におけるアクセス時間カウンタ制御回路
８を詳細に表わした図面である。９１および９６がモー
ドフラグで、図示されないバスによってシステム初期化
時に“０“または“１”にそれぞれ独立にセットされる
。モードフラグ９１および９６が′０”の時は他プロセ
ッサのアクセスによりメモリアクセスが待たされている
間も第１図のアクセス時間カウンタ（Ａ）１２、アクセ
ス時間カウンタ（Ｂ）２２は歩進が可能で、′１”の時
は他プロセッサのアクセスによってメモリアクセスが待
たされている間はアクセス時間カウンタ（Ａ）１２、ア
クセス時間カウンタ（Ｂ）２２の歩進が抑止される。プ
ロセッサ（Ｂ）２からのメモリアクセス要求が処理中の
時は、第２図の７５が″１゜になり、結線３０８を介し
てＮＡＮＤゲート９２に洪給され、モードフラグ９１と
ＮＡＮＤ論理がとられる。

ここでモードフラグ９ｌに保持されている値が論理゛０
＃の場合は、ＮＡＮＤゲート９２から無条件で“１“が
出力され、また９１に保持されている値が論理“１”で
あれば、ＮＡＮＤゲート９２からは″０”が出力され、
ＡＮＤゲート９３がディスエーブルされる。ＡＮＤゲー
ト９３は、プロセッサ（Ａ）１からのメモリアクセス要
求存在信号２０６とＮＡＮＤゲート９２の出力の論理積
をとる回路で、結線２０４を介して第１図のアクセス時
間カウンタ（Ａ）１２の歩進指示を行なう。

ＮＡＮＤゲート９７、ＡＮＤゲート９８もプロセッサ（
Ａ）１とプロセッサ（Ｂ）２が異なるだけで同様の動作
を行なう。

以上のような構成でタイムチャートを参照して本発明の
動作を説明する。なお、本実施例ではバンクサイクル時
間が８サイクルであるとする。また、メモリ４に対して
は同時に２要素のアクセスが可能であるとする。

第４図はモードフラグ９１がａＯ″の場合、すなわち、
他プロセッサのアクセスによりメモリアクセスが待たさ
れている間も、アクセス時間カウンタ１２，２２は歩進
が可能である場合の動作例である。

時刻Ｔ０でプロセッサ（Ａ）１からメモリアクセス要求
があり、Ｔ，でアクセス処理待フラグ６１がセットされ
た時に、プロセッサ（Ｂ）２からのアクセス処理中で７
５が″″１゜になっている時、モードフラグ９１が′０
＃なのでＮＡＮＤ回路９２により７１２が“１＃になり
、６１または６５が“１°になっている期間、アクセス
時間カウンタ有効信号２０４は゛１”を出力し続ける。

要素数が′８″であると、レジスタ６４から６１が′″
１″になっている最初の１サイクルである時刻Ｔ２でレ
ジスタ１１に１４”がセットされ、アクセス時間カウン
タ（Ａ）１２が“０”にクリアされる。丈の後ずっとア
クセス処理存在信号２０６は“１”になっているので、
アクセス時間カウンタ有効信号２０４は“１１でアクセ
ス時間カウンタ（Ａ）１２は“１ｍずつ歩進され、′４
″以上になるとアクセス待時間カウンタ（Ａ）１４の歩
進を開始する。

第５図はモードフラグ９１が′１”の場合、すなわち、
他のプロセッサのアクセスによってメモリアクセスが待
たされている間はアクセス時間カウンタ１２，２２の歩
進が抑止される場合の動作例である。

プロセッサ（Ａ）１からのメモリアクセス要求、および
プロセッサ（Ｂ）２のメモリアクセス処理が第４図の例
と同様に行われるとすると、モードフラグ８１が“１１
であるからアクセス処理中フラグ７５がａＯ″になるま
でＮＡＮＤゲート９２は′０″を出力し、ＡＮＤゲート
９３がディスエーブルされ、２０４が“１′″にならな
い。２０４が“１”になるタイミングはアクセス処理中
フラグ７５が′０“になってであるから、時刻Ｔ，から
で、従って時刻Ｔ６からアクセス時間カウンタ（Ａ）１
２の歩進が開始される。

第４図の例と比較するとアクセス時間カウンタ（Ａ）１
２の歩進開始のタイミングは３サイクル遅く、この分が
、他プロセッサのアクセスによる影響であることがわか
る。

プロセッサ（Ｂ）２のメモリアクセスでも全く同様に動
作することは言うまでもない。

［発明の効果］ 以上説明したように本発明は、ベクトルデータのアクセ
スにおいて要素間で全バンク競合が起こらなかった場合
に要する時間数を算出し、メモリアクセス要求を受取っ
てから完了するまでの経過時間、または他プロセッサか
らのアクセスによる待時間を除いた経過時間をモード信
号によって切替えてバンク競合が全く起こらなかった場
合に要する時間数を比較して、経過時間が同じ、または
大きくなった時に歩進するカウンタを設けることによっ
て、ベクトルデータのアクセスで、プロセッサ間および
自プロセッサの要素間でのメモリ競合による遅れ時間、
または自プロセッサのベクトルデータの要素間でのメモ
リ競合による遅れ時間を選択的に計数でき、性能低下原
因の追求を容品ならしめるという効果がある。

【図面の簡単な説明】

ｔＪｌ図は本発明の実施例のブロック図、第２図は第１
図のメモリアクセス制御装置３の一例の詳細ブロック図
、１３図は第１図のアクセス時間カウンタ制御回路８の
一例の詳細ブロック図、第４図、第５図は動作例を示す
タイムチャートである。 １．２・・・プロセッサ、３・・・メモリアクセス制御
装置、４・・・メモリ、５・・・演算器数レジスタ、６
・・・メモリポート数レジスタ、１５．２５・・・シフ
ト回路、１１．２１・・・レジスタ、１２．２２・・・
アクセス時間カウンタ、１３．２３・・・比較回路、１
４，２４・・・メモリアクセス待時間カウンタ、８・・
・アクセス時間制御回路、６１．７１・・・メモリアク
セス処理待フラグ、６２．７２・・・先頭アドレスレジ
スタ、６３．７３・・・要素間距離レジスタ、６４．７
４・・・要素数レジスタ、６５．７５・・・メモリアク
セス処理中フラグ、６６．７６・・・組合せ論理回路、
６７．７７・・・ブライオリティフラグ，６８．７８・
・・ＡＮＤゲート、６９．７９・・・ＯＲゲート、６０
．７０・・・微分回路、５１〜５３・・・選択回路、５
４・・・デコード回路、５５・・・アドレス加算回路、
５６・・・残要素数カウンタ、５７・・・バンクビジー
カウンタ、９１．９６・・・モードフラグ、９２．９７
・・・ＮＡＮＤゲート、９３．９８・・・ＡＮＤゲート
。 第 図 第 図 要素数レジスタ　　　　６４ 残要素数カウンタ　　５６ レジスタ　　１１ アクセス時間カウンタ　１２ メモリアクセス待時間　　１４ アクセス時間力ウンタ　２０４ 頁効信号 口ｍ 口酊＝＝＝＝＝＝＝二＝＝二 ［可工了］］口口丁■Ｉ丁３二 一二＝＝て丁］＝

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサにより共有されるメモリを有する
   情報処理装置であって、前記各プロセッサ対応に、 前記プロセッサがベクトルデータを前記メモリからアク
   セスする際に、ベクトルデータの全要素をアクセスする
   のに必要な最小時間を算出する計算手段と、 実際にベクトルデータのアクセスに要した時間を計数す
   る第１の計数手段と、 前記計算手段によって計算された値と前記第１の計数手
   段の値を比較する比較手段と、 前記比較手段による比較結果に基いて歩進する第２の計
   数手段を具備し、 前記第１の計数手段は他プロセッサのメモリアクセスに
   よる待時間にも歩進するか、否かを規定するシステムモ
   ード規定手段を有し、 前記システムモード規定手段により規定されるモードに
   応じて前記第１の計数手段の歩進を制御し、前記第２の
   計数手段でメモリアクセスの待時間を計数することを特
   徴とする情報処理装置。