JPH02228130A - Digital/analog converter - Google Patents
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Landscapes
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル・アナログ変換器（以下Ｄ／Ａ変
換器と略す。）に関するものであり、特にＭＯ３集積回
路に適したＤ／Ａ変換器の回路手段に関するものである
。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a digital-to-analog converter (hereinafter abbreviated as a D/A converter), and in particular to a D/A converter suitable for MO3 integrated circuits. It relates to circuit means.
従来の技術
近年、半導体集積回路技術の進歩により、従来アナログ
処理のみであったシステムのディジタル化が進み、アナ
ログ信号とディジタル信号の接点であるアナログ・ディ
ジタル変換及び、ディジタル・アナログ変換の重要性が
高まってきた。Conventional technology In recent years, advances in semiconductor integrated circuit technology have led to the digitization of systems that previously only performed analog processing, and the importance of analog-to-digital conversion and digital-to-analog conversion, which are the points of contact between analog and digital signals, has increased. It's been increasing.
以下に従来のマトリクス構造の電流加算型Ｄ／Ａ変換器
について説明する。第２図は、従来のマトリクス構造の
６ビツトＤ／Ａ変換器の回路図である。A conventional current addition type D/A converter with a matrix structure will be described below. FIG. 2 is a circuit diagram of a conventional 6-bit D/A converter having a matrix structure.
ＣＬＫはデータラッチ用クロックパルス、ＤＢ１〜６は
６ビツト入カデータ、３はＹデコーダ、４はＸデコーダ
、３０４．４０４は３人力ＮＡＮＤゲート、３０５．４
０５は２人力ＮＡＮＤゲート、３０６，４０６，３０８
，４０８は複合ゲート、３０９，４０９は２人力ＮＯＲ
ゲート、３１０゜４１０は３人力ＮＯＲゲート、３０１
，３０２゜３０３．３０７，４０１，４０２，４０３．
４０７バインバータ（以下ＩＮＶと記す）、３１１゜４
１１はラッチ回路、Ｘｏ＝Ｘ７はデコーダ出力、（Ｙｐ
ｏ、 Ｙｓｏ） 〜（ＹＦ３． ＹＳ７）はＹデコーダ
の出力である。（０，０）〜（６，７）は６３個のマト
リクス状に配列された単位電流源スイッチセル（以下電
流セルと記す）である。２０は抵抗で電流セルに接続さ
れている。次に前記電流セルの回路構成を第３図に示す
。３０が電流セルブロックを示し、３１は２人力ＯＲゲ
ート、３２は２人力ＮＡＮＤゲート、３３はインバータ
、３４はスイッチ、３５は定電流源である。Ｘｉはｉ番
目のＸデコーダ出力、（Ｙｐｊ、 Ｙｓ７）はｊ番目の
Ｙデコーダ出力、ｒ ＯＵＴは電流出力端子である。３
４のスイッチはＩＮＶ３３の出力がハイレベル（以下“
Ｈ”と記す）の時、定電流源がＩ ｏｕｔ個に接続接さ
れる。以上のように構成されたＤ／Ａ変換器について、
以下にその動作を説明する。まず入力データＤＢＩ〜Ｄ
Ｂ６のうちＤＢ４〜ＤＢ６はＸデコーダに入力され、ク
ロックパルスＣＬＫでラッチされＸデコーダ出力Ｘ０−
Ｘ７を出力する。CLK is a clock pulse for data latch, DB1 to 6 are 6-bit input data, 3 is Y decoder, 4 is X decoder, 304.404 is 3-man NAND gate, 305.4
05 is a two-man NAND gate, 306, 406, 308
, 408 is a composite gate, 309, 409 is a two-person NOR
Gate, 310°410 is a 3-person NOR gate, 301
, 302° 303. 307, 401, 402, 403.
407 Vineverter (hereinafter referred to as INV), 311°4
11 is a latch circuit, Xo=X7 is a decoder output, (Yp
o, Yso) to (YF3.YS7) are the outputs of the Y decoder. (0,0) to (6,7) are 63 unit current source switch cells (hereinafter referred to as current cells) arranged in a matrix. 20 is connected to the current cell through a resistor. Next, the circuit configuration of the current cell is shown in FIG. Reference numeral 30 indicates a current cell block, 31 is a two-man power OR gate, 32 is a two-man power NAND gate, 33 is an inverter, 34 is a switch, and 35 is a constant current source. Xi is the i-th X decoder output, (Ypj, Ys7) is the j-th Y decoder output, and r OUT is the current output terminal. 3
Switch No. 4 sets the output of INV33 to high level (hereinafter “
(denoted as "H"), the constant current source is connected to I out. Regarding the D/A converter configured as above,
The operation will be explained below. First, input data DBI~D
Of B6, DB4 to DB6 are input to the X decoder, latched by the clock pulse CLK, and the X decoder outputs X0-
Outputs X7.
この時の入出力信号の関係を表１に示す。Table 1 shows the relationship between input and output signals at this time.
またＤＢＩ〜ＤＢＳはＹデコーダに入力され、Ｙデコー
ダ出力（Ｙｐｏ、 Ｙｓｏ） 〜（ＹＰ７＃ ＹＳ７）
を発生する。この時の入出力信号の関係を表２に示す。Also, DBI ~ DBS is input to the Y decoder, and the Y decoder output (Ypo, Yso) ~ (YP7# YS7)
occurs. Table 2 shows the relationship between input and output signals at this time.
表１
Ｙ方向の行はくＹＰＪ、ＹｓＪ）＝（Ｏ２０）と（１，
０）と（１，１）の３つの領域に分れる。（Ｙｐｊ、
Ｙｓｌ） ＝ （０，Ｏ）の時、第３図の２人力ＮＡＮ
Ｄ出力は“Ｈ”となり、ＩＮＶ３３の出力はローレベル
（以下“Ｌ”と記す）となる。Table 1 Y-direction rows YPJ, YsJ) = (O20) and (1,
It is divided into three regions: 0) and (1,1). (Ypj,
When Ysl) = (0, O), the two-person NAN in Figure 3
The D output becomes "H" and the output of INV33 becomes low level (hereinafter referred to as "L").
この時スイッチ３４は定電流源３５をｖＤＤ側に接続す
る。この様に、（ＹＰＪ、 ＹＳＪ） −（０，０）の
時、７３行の定電流源はＸｉの値に関係なく、全てＶｐ
ｐ側に接続され、Ｉ ＯＵＴに電流を流さない。At this time, the switch 34 connects the constant current source 35 to the vDD side. In this way, when (YPJ, YSJ) - (0, 0), the constant current source in row 73 is all Vp regardless of the value of Xi.
Connected to the p side and does not allow current to flow through I OUT.
Ｉ ＯＵＴに電流を流すことを電流セルが動作すると、
逆にＩ ＯＵＴに電流を流さないことを電流セルが動作
しない（または非動作である）と以降記す。When the current cell operates to cause current to flow through I OUT,
On the other hand, not allowing current to flow through IOUT will be hereinafter referred to as the current cell not operating (or non-operating).
（Ｙｐ；、 Ｙｓｊ） ＝ （１、０）の時、第３図の
２人力ＯＲ３１の出力は、Ｘ、＝Ｏの時、“Ｌ”となり
、この時ｒＮＶ３３の出力は“Ｌ”となるから、電流セ
ルは非動作状態になる。逆にＸｌ −１の時、２人力Ｎ
ＯＲ３１の出力は“Ｈ”となり、ＩＮＶ３３の出力は“
Ｈ”となるから、電流セルは動作する。この様に（ＹＰ
ＪＩ ＹＳＪ、） ＝ （１、０）の行では、Ｘ１＝１
の電流セルは動作し、Ｘ１＝０の電流セルは動作しない
。この行をＸＩの値で動作、非動作が決まるアクティブ
行と呼ぶ。When (Yp;, Ysj) = (1, 0), the output of the two-man OR31 in Figure 3 becomes "L" when X, = O, and at this time the output of rNV33 becomes "L". , the current cell becomes inactive. On the other hand, when Xl -1, two-man power N
The output of OR31 becomes “H” and the output of INV33 becomes “H”.
Since the current cell becomes H”, the current cell operates. In this way (YP
In the row JI YSJ, ) = (1, 0), X1 = 1
The current cells with X1=0 operate, and the current cells with X1=0 do not operate. This row is called an active row whose operation or non-operation is determined by the value of XI.
（ＹＰＪ、ＹｓＪ）＝（１，１）の時、第３図より、２
人力ＮＡＮＤ３２の出力は“Ｌ”となり、ＩＮＶ３３の
出力は“Ｈ”となり、電流セルは動作する。この様に（
ＹＰｌ、Ｙｓｊ）の行はＸｉの値に関係なく動作する。When (YPJ, YsJ) = (1, 1), from Figure 3, 2
The output of the human-powered NAND 32 becomes "L", the output of the INV 33 becomes "H", and the current cell operates. Like this (
The rows YPl, Ysj) operate regardless of the value of Xi.
（ＤＢＩ、・・・・・・、ＤＢ６）＝ （０，・・・・
・・０）から１ビツトづつアップカウントしていった場
合を考える。（ＤＢ １．ＤＢ２．ＤＢ３）＝ ＜０．
０．０）の時、Ｙ＋行から７７行まで全ての電流セルは
動作していない。ｙｏ行は（Ｄ Ｂ ４．Ｄ Ｂ ５．
Ｄ Ｂ ６）＝（０，Ｏ，Ｏ）から１ビツトづつ増えて
いくと表１のようにＸＯからＸｌまで順に１の状態が増
えていき、ＤＢ４〜ＤＢ６の１０進値の数だけ電流セル
が動作し、（ＤＢ４．ＤＢ５．ＤＢ６）−（１，１，１
）の時、電流セル（０，Ｏ）から（６，Ｏ）まで７個が
動作する。次に（ＤＢＩ。(DBI, ..., DB6) = (0, ...
Consider the case where the count is increased one bit at a time from 0). (DB1.DB2.DB3)=<0.
0.0), all current cells from the Y+ row to the 77th row are not operating. The yo line is (D B 4. D B 5.
As the number of bits increases from D B 6) = (0, O, O), the number of 1 states increases in order from XO to Xl as shown in Table 1, and the number of current cells increases by the number of decimal values from DB4 to DB6. works, (DB4.DB5.DB6)-(1,1,1
), seven current cells from (0, O) to (6, O) operate. Next (DBI.
ＤＢ２．ＤＢ３）＝ （０，０，１）になった時、Ｙｏ
行は（Ｙｐｏ、 Ｙｓｏ） ＝ （１、１）になり全て
動作し、Ｙ＋行は（Ｙｐ＋、 Ｙｓｔ） ＝ （１、Ｏ
）でアクティブ行となり、（ＤＢ４．ＤＢ５．ＤＢ６）
の値に応じて順に動作していく。７２〜７７行は全て非
動作になっている。この様にして（ＤＢ １ 。DB2. DB3) = (0,0,1), Yo
The row becomes (Ypo, Yso) = (1, 1) and everything works, and the Y+ row becomes (Yp+, Yst) = (1, O
) becomes the active row, and (DB4.DB5.DB6)
It operates in order according to the value of. Lines 72 to 77 are all inactive. In this way (DB 1.
・・・・・・ＤＢ６）＝（１，・・・・・・１）になる
と電流セルは（０，０）から（６，７）まで６３個全て
動作する。上記のように１ビツトづつアップカウントし
て電流セルが動作していく順序を第４図に示す。同図中
で、丸の中の番号は動作していく順序を示している。...DB6) = (1, ...1), all 63 current cells from (0,0) to (6,7) operate. FIG. 4 shows the order in which the current cell operates by up-counting one bit at a time as described above. In the figure, the numbers in circles indicate the order of operations.
発明が解決しようとする課題
しかしながら、上記の従来の構成ではＸデコーダラッチ
出力と、Ｘデコーダラッチ出力に遅延差がある場合、グ
リッチが発生するという問題点を有していた。以下にそ
の理由を説明する。Problems to be Solved by the Invention However, the conventional configuration described above has a problem in that glitches occur when there is a delay difference between the X decoder latch output and the X decoder latch output. The reason is explained below.
第２図のマトリクス構造のＤ／Ａ変換器の動作を説明し
たように、入力データ（ＤＢ １ 、・・・・・・ＤＢ
６）が（０，０，０，１，１，１）から（０゜０．１．
０．０．Ｏ）に変化した時を考える。この時（Ｘｏ、
ＸＩ、 Ｘ２． Ｘ３． Ｘ４． Ｘ５． ｘｓ、 Ｘ
ｌ）は（１，１，１，１，１，１，１，Ｏ）から（０，
Ｏ，Ｏ，Ｏ，Ｏ，Ｏ，０，０）に変わり、（Ｙｐｏ、
Ｙｓｏ）は、（１，０）から（１，１）に、（Ｙｐ＋
、 Ｙｓｔ ）は（０，Ｏ）から（１，０）に変わる。As explained above about the operation of the matrix-structured D/A converter shown in FIG.
6) from (0,0,0,1,1,1) to (0°0.1.
0.0. Consider when the situation changes to O). At this time (Xo,
XI, X2. X3. X4. X5. xs,
l) is (1, 1, 1, 1, 1, 1, 1, O) to (0,
O, O, O, O, O, 0, 0), (Ypo,
Yso) from (1,0) to (1,1), (Yp+
, Yst) changes from (0,O) to (1,0).
入力ディジタルコードの変化と、デコーダ出力信号の変
化を示したのが表３である。Table 3 shows changes in the input digital code and changes in the decoder output signal.
（以 下 余 白）
表３
この時、（Ｘｏ、・・・・・・Ｘ７）が変化するタイミ
ングと、（Ｙｐｏ、 Ｙｓｏ） ｒ （Ｙｐ＋、 Ｙ
ｓ＋）が変化するタイミングがｔｄずれているとグリッ
チが発生する。この様子を示したのが第５図である。ｔ
ｄだけＸデコーダラッチ出力が遅いと１行目（第２図の
（０，Ｏ）から（７，０）の電流セル）と２行目の７個
の余分の電流セル（第２図の（０，１）から（６，１）
の電流セル〉が動作することになりｔｄの期間に上側に
７電流セル分のグリッチが発生することになる。Ｘデコ
ーダラッチ出力がＸデコーダラッチ出力よりｔｄ速い場
合は下側に７電流セル分のグリッチが発生する。今デー
タ（ＤＢ １ 。(Margin below) Table 3 At this time, the timing at which (Xo,...X7) changes and (Ypo, Yso) r (Yp+, Y
If the timing at which s+) changes is shifted by td, a glitch will occur. FIG. 5 shows this situation. t
If the X decoder latch output is delayed by d, the 7 extra current cells in the first row (current cells (0, O) to (7,0) in Figure 2) and the second row (( 0,1) to (6,1)
The current cell> operates, and a glitch corresponding to seven current cells occurs on the upper side during the period td. When the X decoder latch output is td faster than the X decoder latch output, a glitch equivalent to 7 current cells occurs on the lower side. Now data (DB 1.
・・・・・・、ＤＢ６）が（０，Ｏ，０，１，１，１）
から（０，Ｏ，１，０，０，０）に変わる場合を考えた
が、（Ｘ、Ｘ、０，１，１．１）から（Ｘ。......, DB6) is (0, O, 0, 1, 1, 1)
We considered the case where it changes from (0, O, 1, 0, 0, 0), but from (X, X, 0, 1, 1.1) to (X.
Ｘ、１．０．０．０）に変わる他の場合も同様である。The same applies to other cases where the value is changed to X, 1.0.0.0).
本発明は上記従来の問題点を解決するもので、Ｘデコー
ダ回路の構成を変えることで、グリッチの発生を防止で
きるマトリクスセル構成のＤ／Ａ変換器を実現すること
を目的とするものである。The present invention solves the above conventional problems, and aims to realize a D/A converter with a matrix cell configuration that can prevent glitches by changing the configuration of the X decoder circuit. .
課題を解決するための手段
本発明のＤ／Ａ変換器は、２ｅ行２−列のマトリクス状
に配置した電流セルの行を上位ｅビットで制御する第１
のデコード回路と、列を下位ｍ＋１ビツトで制御する第
２のデコード回路を有し、入力ディジタルコードが１変
化した時、第１のデコード回路出力と第２のデコード回
路出力が同時に変化しない回路構成を有するものである
。Means for Solving the Problems The D/A converter of the present invention provides a first D/A converter in which the upper e bits control the rows of current cells arranged in a matrix of 2e rows and 2 columns.
A circuit configuration that includes a decoding circuit and a second decoding circuit that controls columns using the lower m+1 bits, and that when the input digital code changes by 1, the output of the first decoding circuit and the output of the second decoding circuit do not change at the same time. It has the following.
作用
この回路構成により、第１のデコード回路出力と第２の
デコード回路出力に遅延差があってもグリッチは発生し
ない。Effect: With this circuit configuration, no glitch occurs even if there is a delay difference between the first decoding circuit output and the second decoding circuit output.
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例におけるマトリク
ス構成の６ビツトＤ／Ａ変換器の回路図を示すものであ
る。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 shows a circuit diagram of a 6-bit D/A converter having a matrix configuration in one embodiment of the present invention.
第１図において、電源電圧Ｖ Ｄ Ｄ ％接地電圧ＶＳ
Ｓ、Ｙデコーダ１、データＤＢＩ〜ＤＢ６、電流出力端
子１０ＵＴ、電流セル（０，０） 〜（６，７）は従来
例の構成と同じものである。次に２はＸデコーダ、１０
４，２０４は３人力ＮＡＮＤゲート、１０５．２０５は
２人力ＮＡＮＤゲート、１０６゜２０６．１０８，２０
８は複合ゲート、１０９゜２０９は入力ＮＯＲゲート、
１１０．２１０は３人力ＮＯＲゲート、１０１，１０２
，１０３，１０７゜２０１．２０２．２０３，２０７，
２２０〜２２６゜２４０〜２４６はＩＮＶ、２３０〜２
３６はスイッチ、２１１，３１１はラッチ回路、１０は
抵抗である。Ｘｏ−Ｘｓ 、Ｘｏ−ＸｓはＸデコーダ出
力、（Ｙｐｏ、 Ｙｓｏ） ＋ −（ＹＦ３． ＹＳ７
）はＹデコーダ出力である。（０，０）〜（７，６）は
マトリクス状に配列された電流セルで、内部回路は従来
例と同じである。スイッチ２３０〜２３６は制御信号（
この場合はＤＢＳ）が０の時右側に接続する構造になっ
ている。この回路構成では、Ｄ−８３が０の時はＸｏ−
Ｘ７は従来例と同じであるが、ＤＢＳが１の時はＸｏ−
Ｘ７は従来の反転信号となる。In Figure 1, power supply voltage V D D % ground voltage VS
The S, Y decoder 1, data DBI to DB6, current output terminal 10UT, and current cells (0,0) to (6,7) are the same as those in the conventional example. Next, 2 is the X decoder, 10
4,204 is a 3-person NAND gate, 105.205 is a 2-person NAND gate, 106°206.108,20
8 is a composite gate, 109°209 is an input NOR gate,
110.210 is a 3-person NOR gate, 101,102
,103,107゜201.202.203,207,
220~226°240~246 is INV, 230~2
36 is a switch, 211 and 311 are latch circuits, and 10 is a resistor. Xo-Xs, Xo-Xs is the X decoder output, (Ypo, Yso) + - (YF3. YS7
) is the Y decoder output. (0,0) to (7,6) are current cells arranged in a matrix, and the internal circuit is the same as the conventional example. The switches 230 to 236 receive the control signal (
In this case, the structure is such that when DBS) is 0, it is connected to the right side. In this circuit configuration, when D-83 is 0, Xo-
X7 is the same as the conventional example, but when DBS is 1, Xo-
X7 becomes a conventional inverted signal.
以上のように構成された本実施例は、Ｘデコーダの回路
構成が従来と異なり、ディジタルコードが最下位ビット
のみ変化した時、電流セルに接続したＸデコーダ出力信
号とＸデコーダ出力信号が同時に変化しないため、グリ
ッチが発生しない。In this embodiment configured as described above, the circuit configuration of the X decoder is different from the conventional one, and when only the least significant bit of the digital code changes, the X decoder output signal connected to the current cell and the X decoder output signal change simultaneously. glitches do not occur.
従来例と同じように、入力データ（ＤＢ １ 、・・・
・・・ＤＢ６）が（０，０，０，１，１，１）から（０
，０，１，Ｏ，Ｏ，Ｏ）に変わる時を考える。本実施例
の場合の表３と同じ、入力ディジタルコードの変化とデ
コーダ出力信号の変化を示したのが表４である。（Ｙｐ
ｏ、 Ｙｓｏ）は（１，０）から（１，１）に、（Ｙｐ
＋、Ｙｓ＋）は（０，Ｏ）から（１，０）に変わり従来
例と同じだが、（ＸＯ９・・・・・・Ｘ７）は変化しな
い。この様にＸデコーダ出力とＸデコーダ出力が同時に
変化するタイミングがないため、Ｘデコーダ出力信号と
Ｘデコーダ出力信号に遅延差によるタイミングのずれが
あってもグリッチは発生しない。As in the conventional example, input data (DB 1,...
...DB6) from (0, 0, 0, 1, 1, 1) to (0
, 0, 1, O, O, O). Table 4 shows changes in the input digital code and changes in the decoder output signal, the same as Table 3 in this embodiment. (Yp
o, Yso) from (1,0) to (1,1), (Yp
+, Ys+) changes from (0, O) to (1, 0), which is the same as in the conventional example, but (XO9...X7) does not change. In this way, since there is no timing at which the X-decoder output and the X-decoder output change simultaneously, no glitch occurs even if there is a timing shift between the X-decoder output signal and the X-decoder output signal due to a delay difference.
（以 下 余 白）
しかしながら、表４から判るように、（ＤＢ３゜・・・
・・・ＤＢ６）が（１，Ｏ，Ｏ，Ｏ）から（１，１゜１
．１）の期間では、（Ｘｏ、・・・・・・Ｘｓ）の信号
は（ＤＢ３．・・・・・・ＤＢ６）が、（０，Ｏ，Ｏ，
Ｏ）から（０，１，１，１）の期間の反転信号となって
おり、このままでは正常な動作をしない。そのためＤＢ
Ｓ＝Ｏの期間、ＸＯ・・・・・・Ｘｓで電流セルの動作
、非動作の定まるアクティブ行（本実施例では奇数行）
ではＸ１信号を入力とし、ＤＢＳ＝１の期間、Ｘｏ・・
・・・・Ｘｓで電流セルの動作、非動作の定まる能動列
（本実施例では偶数行）ではＸｌの反転のＹ＝信号を入
力する。この様な構成をとることにより、動作は従来例
と同じように行なわれる。(Margin below) However, as can be seen from Table 4, (DB3゜...
...DB6) from (1,O,O,O) to (1,1゜1
．． In the period 1), the signal of (Xo,...Xs) is (DB3...DB6), (0,O,O,
It is an inverted signal for the period from O) to (0, 1, 1, 1), and will not operate normally if it continues as it is. Therefore, D.B.
During the period of S=O, XO... Active row where current cell operation or non-operation is determined by Xs (odd row in this embodiment)
Now, input the X1 signal, and during the period of DBS=1, Xo...
. . . In the active columns (even rows in this embodiment) where the operation or non-operation of the current cell is determined by Xs, a Y= signal which is the inversion of Xl is input. By adopting such a configuration, the operation is performed in the same manner as in the conventional example.
以上の様に、本実施例によれば、電流セルを行列状に配
置したマトリクス構造のＤ／Ａ変換器において、行を制
御するＸデコーダ出力信号と、列を制御するＸデコーダ
出力信号にタイミングのずれが発生しても、Ｘデコーダ
出力信号とＸデコーダ出力信号が同時に変化するタイミ
ングがないためグリッチは発生しない。As described above, according to this embodiment, in a D/A converter having a matrix structure in which current cells are arranged in rows and columns, there is a timing difference between the X decoder output signal that controls the rows and the X decoder output signal that controls the columns. Even if a shift occurs, a glitch does not occur because there is no timing at which the X-decoder output signal and the X-decoder output signal change simultaneously.
なお、本実施例では、６ビツトのマトリクス構造のＤ／
Ａ変換器を例としたが、すべてのマトリクス構造のＤ／
Ａ変換器についても適用可能である。Note that in this embodiment, D/
Although we took the A converter as an example, all matrix structure D/
It is also applicable to A converters.
発明の効果
本発明は、マトリクス構造のＤ／Ａ変換器において行と
列を制御する２つのデコーダ回路をそれらの出力信号が
同時に変化しない回路構成にすることにより、グリッチ
の発生を防止したＤ／Ａ変換器を実現するものである。Effects of the Invention The present invention provides a D/A converter that prevents glitches by configuring two decoder circuits that control rows and columns in a matrix-structured D/A converter so that their output signals do not change simultaneously. This realizes an A converter.
第１図は本発明の実施例におけるマトリクス構造の６ビ
ツトＤ／Ａ変換器の回路図、第２図は従来のマトリクス
構造の６ビツトＤ／Ａ変換器の回路図、第３図は単位電
流源スイッチセルの回路図、第４図はマトリクス状の単
位電流源スイッチセルの動作順序図、第５図は従来例め
グリッチの発生するタイミング図である。
■・・・・・・Ｘデコーダ、２・・団・Ｘデコーダ、１
０４゜２０４・・・・・・３人力ＮＡＮＤゲート、１０
５，２０５・・・・・・２人力ＮＡＮＤゲート、１０６
，２０６，１０８゜２０８・・・・・・複合ゲート、１
０９．２０９・・・・・・２人力ＮＯＲゲート、１１０
，２１０・・・・・・３人力ＮＯＲゲート、ｌｏｔ、１
０２，１０３．１０７，２０１゜２０２．２０３，２０
７，２２０〜２２６．２４０〜２４６・・・・・・イン
バータ、２３０〜２３６・・・・・・スイッチ、２１１
，３１１・・・・・・ラッチ回路、１０・・・・・・抵
抗、ＤＢＩ〜ＤＢ６・・・・・・６ビツトデータ、ＣＬ
Ｋ・・・・・・クロックパルス、Ｘｏ−ｘ７・・・・
・・Ｘデコーダ出力、１０ＵＴ・・・・・・電流出力端
子、（０，０）〜（６゜７）・・・・・・単位電流源ス
イッチセル。
代理人の氏名 弁理士 粟野重孝 ほか１活部
図Fig. 1 is a circuit diagram of a 6-bit D/A converter with a matrix structure according to an embodiment of the present invention, Fig. 2 is a circuit diagram of a 6-bit D/A converter with a conventional matrix structure, and Fig. 3 is a circuit diagram of a 6-bit D/A converter with a matrix structure. FIG. 4 is a circuit diagram of a source switch cell, FIG. 4 is an operation sequence diagram of a matrix-shaped unit current source switch cell, and FIG. 5 is a timing chart at which a glitch occurs in a conventional example. ■・・・X decoder, 2...group X decoder, 1
04゜204...3-manpower NAND gate, 10
5,205...2-person NAND gate, 106
, 206, 108° 208... Composite gate, 1
09.209・・・2-person NOR gate, 110
,210...3-manpower NOR gate, lot, 1
02,103.107,201゜202.203,20
7,220-226.240-246... Inverter, 230-236... Switch, 211
, 311...Latch circuit, 10...Resistor, DBI to DB6...6 bit data, CL
K...Clock pulse, Xo-x7...
...X decoder output, 10UT...Current output terminal, (0,0) to (6°7)...Unit current source switch cell. Name of agent: Patent attorney Shigetaka Awano and 1 other active members
Claims (1)
電流源スイッチセルの行を制御する第１のデコード回路
と、列を制御する第２のデコード回路を有し、ディジタ
ル入力信号が最下位ビットのみ変化するいずれの場合も
、前記各単位電流源スイッチセルを制御する第１のデコ
ード回路出力信号と第２のデコード回路出力信号が同時
に変化しないことを特徴とするディジタル・アナログ変
換器。It has unit current source switch cells arranged in a matrix, a first decoding circuit that controls the rows of the unit current source switch cells, and a second decoding circuit that controls the columns, and the digital input signal is the least significant bit. 2. A digital-to-analog converter, characterized in that in any case in which the first decoding circuit output signal and the second decoding circuit output signal controlling each of the unit current source switch cells change at the same time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030289A JPH02228130A (en) | 1989-03-01 | 1989-03-01 | Digital/analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030289A JPH02228130A (en) | 1989-03-01 | 1989-03-01 | Digital/analog converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228130A true JPH02228130A (en) | 1990-09-11 |
Family
ID=12855102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5030289A Pending JPH02228130A (en) | 1989-03-01 | 1989-03-01 | Digital/analog converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228130A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278725A (en) * | 1991-03-06 | 1992-10-05 | Toshiba Corp | Digital-analog conversion circuit |
| KR100417400B1 (en) * | 1996-12-24 | 2004-04-17 | 엘지전자 주식회사 | Digital-analog converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414131A (en) * | 1977-07-04 | 1979-02-02 | Fujitsu Ltd | Driving method of semiconductor memory unit |
| JPS6323641A (en) * | 1986-06-06 | 1988-01-30 | ヘリゲ・ゲゼルシャフト・ミット・ベシュレンクタ・ハフトウング | Applicator apparatus |
-
1989
- 1989-03-01 JP JP5030289A patent/JPH02228130A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414131A (en) * | 1977-07-04 | 1979-02-02 | Fujitsu Ltd | Driving method of semiconductor memory unit |
| JPS6323641A (en) * | 1986-06-06 | 1988-01-30 | ヘリゲ・ゲゼルシャフト・ミット・ベシュレンクタ・ハフトウング | Applicator apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100417400B1 (en) * | 1996-12-24 | 2004-04-17 | 엘지전자 주식회사 | Digital-analog converter |
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