JPH02226381A - 適応前進差分および整数算術を用いてパラメトリツク関数を表示する装置および整数算術を用いて実現する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパラメトリック関数の数値を求める方法および
装置に関するものである。更に詳しくいえば、本発明は
、パラメトリック関数により表される高次曲線および曲
面をＣＲＴ　’ｉたけその他の表示器に正確に表示する
方法および装置に関するものである。

〔従来の技術〕

曲線と曲面はパラメトリック関数を用いることにより効
果的に表現される。パラメトリック関数は地震−地質学
的グラフィックスおよびコンピュータグラフィックスの
ような多くの応用領域において用いられる。

コンピュータグラフィックスの領域においては、パラメ
トリック曲線とパラメトリック曲面は、たとえば機械的
なコンピュータ支援設計（ＭＣＡＤ　）用途におけるよ
うな、表示器上にコンピュータが曲面および物体の映像
を発生するために用いられる一般的な関数である。曲線
と曲面を表示するために設計された高速ハードウェアは
、曲線と曲面を複数の直線および複数の平らな多角形に
分割し、それらをＣＲＴ上に表示することにより、曲線
と曲面の表示を通常行う。曲線または曲面を線分または
平らな多角形へモザイク状にする１つの方法は、前進差
分技術を用いることである。曲線Ｘ。

’／　＋　Ｚの座標はｆ（ｔ）＝Ａｔ　＋Ｂｔ　＋ｃｔ
＋Ｄの形の３つのパラメトリック関数により定められる
。前進差分技術においては、曲線上に存在する線分の端
点け、一定のパラメトリック増分でパラメトリック関数
の値を計算することにより決定される。

各サイクルにおいて、曲線（ａ、ｂ、ｃ、ｄ）を表す前
進差分基礎の係数を用いて行われる３つの加算により、
以前のサイクルから関数の値を増分的に得ることができ
る。係数の格納を表すレジスタ、すなわち、Ｃレジスタ
と、ｂレジスタと、Ｃレジスタと、Ｃレジスタが第１図
に示されている。

（前進差分についての詳細は、フォレイ（Ｆｏｌｅｙ）
およびパン・デム（Ｖａｎ　Ｄｅｍ）、ファンダメンタ
ルス・オプ・インターアクティツブ争コンピュータ・グ
ラフィックス（Ｆｕｎｄａｍｅｔａｌｓ　ｏｆ　　Ｉｎ
ｔｅｒａｃｔｉｖｅ　Ｃｏｍｐｕｔｅｒ＠Ｇｒａｐｈｉ
ｃｓ　）、アデイソン・ウェスレイ（Ａｄｄｉｓｏｎ　
Ｗｅｌｓｌｅｙ　）、リデイング・エムニー（Ｒｅａｄ
ｉｎｇ　ＭＡ）　、５３１〜５３６ページを参照された
い。） バーテルス（Ｂａｒｔｅｌｓ）著、［スプラインス・フ
ォー・ユース・インｅコンピュータ番グラフィックス・
アンド・ジオメトリツク・モデリング（Ｓｐｌｉｎｅｓ
　ｆｏｒ　ｕｓｅ　　ｉｎ　Ｃｏｍｐｕｔｅｒ　Ｇｒａ
ｐｈｉｃｓ　ａｎｄ　Ｇｅｏｍｅｔｒｉｃ　Ｍｏｄｅｌ
ｉｎｇ　）　Ｊ　に、パラメトリック曲線を表示するた
めに、固定小数点算術を用いて前進差分技術を実現する
改良した方法が記載されている。

バーテルスの方法においては、前進差分ベースで表され
る曲線の係数の値を含んでいる前進差分レジスタにおい
て連続する「保護ビット」が識別される。保護ビットは
前進差分レジスタ中の所定数の最下位ビットとじて識別
される。第２図を参照して、２ｎ前進ステツプまで曲線
を処理するために、ｂ、ｃ、ｄの前進差分レジスタにお
いてｎ個の保護ビットが順次用いられる。前進ステップ
動作が、下記の前進差分マ）　ＩＪラックスよび結果方
程式により示されているように、あるレジスタを隣のレ
ジスタへ加える前に、「ｎ個」の保護ビットで行われる
。

ことに、ｒ＞＞Ｊはｎビットの右レジスタシフトを表し
、定数２ｎ　　は２進小数点をｎビットだけ左へ桁送シ
することを示す換算係数である。

その結果、「ｂ」レジスタに累積された誤差の一部が、
ＦＣ」レジスタに加えられる前に、切捨てられ、「Ｃ」
レジスタに累積された誤差の一部が、ｒｄＪレジスタに
加えられる前に、切捨てられる。したがって、バーテル
ス法は、第１図に示されている従来の方法より精度が高
く、レジスタ内に保護ビットを用いることにより、保護
ビットの切捨てによって誤差を最小にすることによって
３２ビット前進差分技術において許容できる前進ステッ
プの数が大幅に増加する。

より高次の曲線と曲面を・表示するために、再帰細分（
ｒｅｃｕｒｓｉｖｅ　５ｕｂｄｉｖｉｓｉｏｎ）法を用
いることをコンピュータグラフィック装置が典型的に求
められる。それらの方法は高速スタックメモリを必要と
し、かつ多角形表示法より計算が複雑であるから、それ
らの方法をハードウェアで実現するためには費用が高く
つく。

適応前進差分は、高次パラメトリック曲線および曲面を
表示するために有用であることが見出されている増分法
である。ニス・エル・リーン（Ｓ。

Ｌ、Ｌｉｅｎ）、エム・シヤフラ（Ｍ、　５ｈａｎｔｚ
）、ブイ・プラン）　（Ｖ、　Ｐｒａｔｔ）　ｒアダプ
ティブ・フォーワード・デイフエランシング・フォー・
レンダ−リング拳カーブス・アンド・サーフエイシズ（
Ａｄａｐｔｉｖｅ　ＦｏｒｗａｒｄｌＩＤｉｆｆｅｒｅ
ｎｃｉｎｇ　＊ｆｏｒｅ　Ｒｅｎｄｅｒｉｎｇ　Ｃｕｒ
ｖｅｓ　ａｎｄ　５ｕｒｆａｃｅｓ）」、　　コンピュ
ータ・グラフィックス（Ｃｏｍｐｕｔｅｒ　Ｇｒａｐｈ
ｉｃｓ　）　２１巻、４号、１９８７年７月、エム・シ
ヤフラ、ニス・エル・チャン（Ｓ、Ｌ。

Ｃｈａｎｇ）　ｒレンダリング・トリムド・ナープス・
クイズ・アダプティブ・フォーワード・デイフエランシ
ング（Ｒｅｎｄｅｒｉｎｇ　Ｔｒ・ｉｍｍｅｄ　Ｎｕｒ
ｂｓｗｉｔｈ　Ａｄａｐｔｉｖｅ　Ｆｏｒｗａｒｄ　Ｄ
ｉｆｆｅｎｃｉｎｇ）Ｊシッグラフ′８８　プロシーデ
インゲス（Ｓｉｇｇｒａｐｈ　’ｓｓ　ｐｒｏｃｅｅｄ
ｉｎｇｓ　）　　１９８８年７月発刊−１９８７年５月
８日付の米国特許出願筒０４７．６９６号　を参照され
たい。適応前進差分技術においては、曲線のパラメトリ
ック方程式は異なるパラメータ化で同一の曲線に変換さ
れるから、表示ＣＲＴ上で約１画素ステップのようなほ
ぼ一様な増分で曲線を進ませるために、パラメトリック
増分の大きさが増大または減少させられる。これは、パ
ラメトリック増分が一定で、ステップの大きさが一様で
ない通常の差進差分とは異彦る。リン（Ｌｉｅｎ　）他
は、パラメータ増分を２で割ることにより曲線増分を減
少し、パラメータ増分に２を乗することにより曲線増分
を増加させる方法について述べている。これは、曲線に
沿って次の点を決定する前進ステップすなわち「前進差
分」マトリックスを係数に乗する前に、「上へ調節」マ
トリックス「ＵＪまたは「下へ調節」「Ｄ」マトリック
スを前進差分係数を乗することにより実現される。

出版のためにＡＣＭＴＯＧへ提出されたクララセン（Ｋ
ｌａｓｓｅｎ）、ｒアンティエイリアシング・キュービ
ック・スプラインズ（ＡｎｔｉａｌｉａｓｉｎｇＣｕｂ
ｉｃ　５ｐｌｉｎｅｓ　）は、プロセスに保護ビットを
用いることにより適応前進差分の概念を拡張している。

更に詳しくいえば、適応前進差分（ＡＦＤ　）レジスタ
（ｂ　＋　Ｃ＋　ａ　）に保護ビットを用い、下調節操
作（第３ｂ図に示されている）の後で１つの保護ビット
が加えられ、下調節操作（第３ａ図）の後で１つの保護
ビットがなくされて、レジスタにおける浮動小数点の効
果を与えるように、各調節操作の後でレジスタｂ、ｃ、
ｄ内の保護ビットの数を変えるために、上調節マトリッ
クスと下訓節マトリックスを修正した。これは上調節マ
トリックスＵｋと下調節マトリックスを用いて実現され
、その結果としての式を下に示す。

及びｎ′＝ｎ−１ しかし、クララセンの方法においては、「ｄ」レジスタ
の２進点が変えられる。この点は重要である。というの
は、ＡＦＤのハードウェア実現においては、ＡＦＤ回路
からの出力であって、曲線に沿う次の点を決定する前進
ステップの結果をｄレジスタが累積するからである。し
たがって、計算精度はｄレジスタ内の保護ビットの数に
依存する。

パラメトリック増分が上方へ厳しく調節され、最少数の
保護ビットが残るようにレジスタが左まで十分に桁送り
された時に、その問題はとくに明らかである。また、出
力のフォーマットが、生じた下調節操作と下調節操作の
数に依存するから、出力のフォーマットは一定ではない
。したがって、ＡＦＤハードウェアとインターフェイス
するハトウェアは、浮動２進小数点を有する入力を受け
る回路で一層複雑にされる。

〔発明が解決しようとする課題〕

したがって、本発明の目的は、下調節操作と下調節操作
の数とは無関係に高精度の出力を供給する、浮動２進小
数点を用いる整数適応前進差分を行う方法および装置を
得ることである。

本発明の別の目的は、デジタルコンピュータ装置におい
て整数命令を実行するために一般に用いられる１６・１
６部分−フォーマットにおいて出力が一定であるような
、浮動２進小数点適応前進差分を行う方法および装置を
得ることである。

本発明の更に別の目的は、適応前進差分法における上方
調節操作と下方調節操作を行うために求められる演算の
数を最少にする方法と装置を得ることである。

〔課題を解決するための手段〕

本発明の方法と装置は、前進差分ベースのｒｄＪ係数の
値を含んでいるｒｄＪレジスタの２進小数点が、パラメ
ータの下調節操作と下調節操作を行っている間に、移動
させられない、浮動２進小数点適応前進差分技術を用い
る。パラメトリック方程式のａ、ｂ、ｃ係数レジスタの
２進小数点が最初にｎビット桁送シされ（すなわち、レ
ジスタは「−ｎ個」の保護ビットを含む）、上調節が行
われた時に２進小数点が右へ移動させられ、下調節が行
われた時に２進小数点が左へ移動させられて、上調節が
行われた時には保護ビットの除去を、下調節が行われた
時には保護ビットの付加を反映する。

本発明の方法と装置においては、典型的にはｆ（ｔ）−
Ａｔ　＋Ｂｔ　　＋　ｃｔ　＋　Ｄ　の形である多項パ
ラメトＩ）ツク関数の値を計算するために適応前進差分
技術が用いられる。ここでは本発明を三次関数について
説明するが、この技術的思想は異なる次数のパラメトリ
ック関数に容易に適用できる。パラメトリック関数は、
フオレイ（Ｆｏｉｅｙ）　　およびパン・ダン（ｖ■□
Ｄａｎ）、［フリンシプルス・オプ・インターγクチイ
ブ・グラフィックス（Ｐｒｉｎｃｉｐｌｅｓ　ｏｆ　　
Ｉｎｔｅｒａｃｔｉｖｅ　Ｇｒａｐｈｉｃｓ）、５３１
〜５３６ページに記載されているような既知の技術を用
いて、前進差分ベースへ壕ず変換される。前進差分ベー
スにおけるパラメトリック関数の係数ａ、ｂ　、ｃ　、
ｄがレジスタ（ｒａＪ　、　ｒｂＪ、　ｒｃＪ　、　ｒ
ｄＪレジスタと呼ぶ）に格納され、パラメトリック方程
式の値を発生するためにそれらの係数について操作する
。

〔実施例〕

第４ｂ図を参照して、ａ、ｂ、ｃ、ｄの各レジスタ１０
，２０，３０．４０の２進小数点が、Ｃレジスタ３０が
ｄレジスタ４０の右へｒｎＪビットだけ移動させられ、
ａ、ｂレジスタ１０．２０がｎビットだけＣレジスタ３
０の右へ移動させられ、かつ２ｎビツトだけｄレジスタ
３０の右へ移動させられるように、設けられる。［モザ
イク数（ｔｅｓｓｅｌｌａｔｉｏｎ　ｎｕｍｂｅｒ　）
　Ｊと呼ばれ、保護ビットの数を決定する数ｎは、曲線
に沿う現在の位置における曲線の瞬時速度に関連する分
割の現在のレベルを示す。最初のモザイク数ｎの値はユ
ーザが設定することが好ましい。ユーザーは、曲線の開
始点における一次微分の大きさを計算することにより、
最初のモザイク数を計算できる。したがつて、Ｃレジス
タ１０とｂレジスタ２０は１６＋２ｎ個の部分ビットを
含み、Ｃレジスタ３０は１６＋ｎ個の部分ビットを含み
、ｄレジスタ４（１：１６個の部分ビットを含む。

パラメトリック増分を２倍にするために上調節操作が行
われるものとすると、値ｎが１だけ減少させられ、ａ、
ｂ、Ｃレジスタ１０，２０．３０の２進小数点がしたが
って第４ａ図に示すように１だけ右へ桁送シされる。し
たがって、その結果として、ａ＋ｂレジスタ１０．２０
は１６＋２（ｎ−１）個の部分ビットを含み、Ｃレジス
タ３゜は１６＋（ｎ　　ｉ）個の部分ビットを含み、ｄ
レジスタ４０は１６個の部分ビットを含む。同様に、パ
ラメータ増分を半分にするために下調節操作が行われる
ものとすると、したがって、ａ　＋　ｂ　＋　Ｃレジス
タ１０，２０．３０の２進小数点が第４ｃ図に示すよう
に１だけ左へ移動させられる。その結果として、ａ、ｂ
、ｃ、ｄレジスタ１０．２０゜３０．４０はそれぞれ１
６＋２（ｎ−）１）個、１６＋（ｎ＋１）個、１６＋（
ｎ＋１）個、１６個の部分ビットを含む。

上調節と下調節が行われている間にはｄレジスタ４０の
２進小数点は移動させられないことに注目すべきである
。したがって、前進ステップ操作後のＡＦＤ回路の出力
は一定フオーマットに維持される。ＡＦＤ回路の出力が
、整数算術において操作させられる応用において最もし
ばしば用いられる適合可能なフォーマットである固定小
数点１６・１６部分−フォーマットであるように、上位
１６ビツトと下位１６ビツトの間にｄレジスタ４゜の２
進小数点が維持されることが好ましい。

出力を固定フォーマットに維持することの１つの利点が
第５図に示されている。第５図は、いくつかの上調節が
行われた時の３２ビツトレジスタの状態の例を示す。第
５ａ図は、現在の小数点における曲線の速度が約２２で
、ある数の上調節が行われた時に、クララセン（Ｋｌａ
ｓｓｅｎ　）　Ｋより記述されている方法を示すもので
ある。たとえば、第５ａ図は、元のモザイク数が１０で
、８回の調節が行われた場合のレジスタの状態を示す。

第５ｂ図は、本発明の方法と装置を用いてａ、ｂ、ｃレ
ジスタの状態を示す。クララセン（Ｋｌａｓｓｅｎ　）
の方法を用いてレジスタにただ６ビツトの部分ビットが
維持されるが、本発明の方法と装置を用いると、ａレジ
スタに２０ビツトが維持され、ｄレジスタに一定の１６
個の部分ビットが維持される。

したがって、本発明の方法と装置は従来の方法より精度
がはるかに高い。

本発明の方法と装置を用いると、マトリックス［Ｕｃ　
］により前進差分係数ａ、ｂ、ｃ、ｄを乗することによ
り、上調節が行われる。

け右へ桁送シすること、ｒａ＜＜ＩＪはａレジスタの内
容を１ビツトだけ左へ桁送シすることを表す。

同様に、前進差分係数ａ、ｂ、ｃ、ｄにマトリックスｒ
ＤｃＪを乗することにより下調節が行われる。

ことに、ｎの値は１だけ減少させられ、１組の新しい係
数ａｌ　、　ｂｌ　、　ＣＩ　、　ｄｌが得られる。「
ｂ〉〉（ｎ＋１）Ｊはｂレジスタの内容をｎ＋１ビット
だことに、ｎの値は１だけ増加させられて、１組の新し
い係数ａｌ　、　ｂｌ　、　ＣＩ　、　ｄｌとなる。

前進差分係数ａ　＋　ｂ　）　ＣＩ　ｄにマトリックス
〔Ｆｃ　］　を乗することにより、通常の前進差分技術
と同様に前進ステップ操作が行われる。

ことに、ｎの値は不変でアシ、レジスタの２進小数点は
不変でアシ、曲線に沿う次のステップを決定する新しい
１組の係数ｂ１　、　ＣＩ　、　ｄｌが発生される。

本発明の方法と装置の別の利点は、クララセンの上調節
マトリックスＵｋと下調節マトリックスＤｋを、本発明
の上調節マトリックスＵｃおよび下調節マトリックスＤ
ｃと比較するとわかる。本発明の方法と装置で利用され
るマトリックスの用いる演算の数は少く、したがって計
算オーバーヘッドが少く、費用が少くてすむ。

先に述べたように、本発明の方法と装置は、パラメトリ
ック関数の値の計算を用いる各種の用途において利用で
きる。しかし、これは、コンピュタにより発生された映
像、すなわち、コンピュータグラフィックスで曲線と曲
面を表示するためにこれを応用することが好ましい。こ
れに関して、曲線の表示に整数適応前進差分技術を用い
ることについて以下に説明する。

第６図は、本発明の整数適応前進差分法を用いて曲線と
曲面を表示する装置の全体的なブロック図を示す。ＣＲ
Ｔ表示器またはその他の表示器に映像を形成するために
は、曲線、曲面、ベクトルまたは表示したい映像を形成
するＣＲＴ表示器の画素を表示するために、データを高
速で処理する必要がある。ＣＲＴで表示すべき各点の場
所が、記憶装置に格納されるデジタル値により典型的に
表わされ、その場所はｘ、ｙ、ｚ、ｗの一様な座標に対
応することが知られている。

第６図の装置により表示する曲線を記述する方程式の係
数がＣＰＵ１００により計算され、かつ供給され、ｗ、
ｘ、ｙ、ｚの適応前進差分装置（ＡＦＤＵ）回路１１０
，１１２，１１４，１１６へ送られる。

それらのＡＦＤＵ回路１１０，１１２，１１４，１１６
は、送られた係数に応答して、表示器に描くべき各画素
に対してＷ’　＋　Ｘ　＋　ｙ＋　Ｚの各座標を出力す
る。

ＷＡＦＤＵ回路１１０によ多出力されるＷ座標は１／Ｗ
回路１１８へ結合される。この１／ｗ回路１１８は１／
ｗの現在の値を出力する。！　＋　’Ｉ　＋　Ｚ座標は
１／ｗ回路１１８と３つの掛算器１２０，１２２　。

１２４において均質な座標Ｗにより除される（すなわち
、２つの立方関数（ｃｕｂｉｃ　ｆｕｎｃｔｉｏｎ）の
比を得るために現在の逆数値を乗する）。

更に詳しくいえば、Ｘ　ＡＦＤＵ回路１１２は現在のＸ
座標を乗算器１２０へ出力する。その乗算器においては
、１／ｗ回路１１８により出力される対応する１／ｗ値
がＸ座標に乗ぜられ、現在のに〜値が画素フィルタ１３
０へ供給される。同様に、Ｗ　、Ｙ　、１）ＡＦＤＵ回
路１１０，１１４，１１６　　と、１／ｗ回路１１８と
、乗算器１２２，１２４によりｙ／Ｗと　Ｚ／Ｗが画素
フィルタ１３０へそれぞれ供給される。このようにして
、有理立方関数のＸ。

Ｖ　＋　ｚ座標が画素フィルタ１３０へ入力され、有理
立方関数の映像をＣＲＴ上に表示する画素を選択するた
めに用いられる。

第６図の画素フィルタ１３０は、乗算器１２０゜１２２
．１２４　によ多画素フィルタ１３０へ入力される現在
のＸ　＋　Ｖ　ｖ　Ｚ座標を、１クロツクサイクル前に
画素フィルタ１３０へ入力されたＸ　ｌ　ｙ１２座標と
比較し、「上調節する」（すなわち、曲線または曲面を
より大きい増分で進ませる）ため、または「下調節」（
すなわち、曲線または曲面をよυ小さい増分で進ませる
）ため、あるいは、画素フィルタ１３０により出力され
たｘ、ｙ、ｚ座標がＣＲＴ上に表示されている曲線に沿
ってほぼ１画素増分で進むように、マトリックス〔Ｆｅ
３を用いて「前進ステップ操作」を実行することによ９
次の画素へ１前方へ歩進する」ためにＷ、Ｘ　。

ｙ、ｚのＡＦＤＵ回路を命令する。ａ、ｂ、ｃ、ｄレジ
スタ内の前進差分係数に〔ＵＣ〕を乗することにより上
調節が行われ、１．ｂ、ｃ、ｄレジスタ内の前進差分係
数に［：Ｄｃ　’］マトリックスを乗することにより下
調節が行われる。

画素フィルタ１３０の出力端子１３３，１３５゜１３７
がフレームバッファ（図示せず）へ結合される。そのフ
レームバッファは、画素フィルタ１３０の出力端子１３
３　、１３５　、１３７によって出力された画素座標に
より決定された画素に色値を可能状態にするすなわち書
込むことにより映像を形成するために、ＣＲ１表示器（
図示せず）その他の適切な表示器へ結合される。更に、
画素フィルタ１３０の弧長出力端子１３１に出力された
弧長の値に従って画素に色をつける色つけ部（図示せず
）へその弧長出力端子１３１が結合される。弧長の値は
織物の生地のようにされた（ダッシュ　ドツト等）線お
よび面を描くために用いられる。

各ＡＦＤＵ回路はパラメトリック立体関数ｆ（ｔ）　＝
　ａＢ３（ｔ）　＋　ｂＢｚ（ｔ）＋　ｃ　Ｂ＋（ｔ）
　＋　ｄＢｏ（ｔ）を計算する。

Ｘ＋　’ｌ　＋　Ｚ　＋　ｗの各座標に対してパラメト
リック立方関数ｆ（ｔ）は ｘ（ｔ）　＝ａ　ｘ　Ｂ３（ｔ）　＋ｂｘ　Ｂ２　（ｔ
）　＋　ｃｘＢ　１（ｔ）　十ｄｘ　Ｂｏ　（ｔ）３’
（ｔ）　＝　ａｙＢ３（ｔ）　＋　ｂｙＢ２（ｔ）　＋
　ｃｙＢ＋（ｔ）　＋　ｄｙＢｏ（ｔ）ｚ（ｔ）　＝　
ａ７Ｂ３（ｔ）　＋　ｂ、Ｂ２（ｔ）　＋　ｃ、Ｂ＋（
ｔ）　＋　ｄ７．Ｂｏ（ｔ）ｗ（ｔ）　＝　ａｗＢａ　
（ｔ）　＋　ｂｗＢ２（ｔ）　＋　ｃｗＢ＋（ｔ）＋　
ｄｗＢｏ　（ｔ）である。

ｘ　（ｔ）　、　Ｖ　（ｔ）　、　ｚ　（ｔ）　、　ｗ
（ｔ）はＸＡＦＤＵ回路１１２゜ＹＡＦＤＵ　回路１１
４．ＺＡＦＤＵ回路１１６　、　Ｗ　ＡＦＤＵ回路１１
０によりそれぞれ計算される。第７図は第６図のＸＡＦ
ＤＵ回路１１２のブロック図である。Ｙ　、Ｚ　、Ｗ＋
７）ＡＦＤＵ回路１１４，１１６，１１０の回路はＸＡ
ＦＤＵ回路１１２と同じであるから、それらのＡＦＤＵ
回路１１４，１１６，１１０　　についての説明は省略
する。

前記関数Ｂａ　（ｔ）　＋　Ｂ２　（ｔ＞　＋　Ｂ１（
ｔ＞　＋　Ｂｏ　（ｔ）は前進差分ベース関数である。

それらの関数は、曲線に沿ってＯから１まで変化する七
として通常定義される。所定のヒユーリスティック関数
に従って曲線が増大させられるように、ｔに対するｄｔ
ステップサイズすなわちパラメータ増分は自動的に調節
される。たとえば、はぼ一様な量で、更に詳しくいえば
１画素ステップで曲線が増大させられるように、パラメ
ータ増分を調節できる。装置の説明を簡単にするために
、１画素ステップで曲線が増大させるヒユーリスティッ
クが用いられる。しかし、任意のヒユーリスティックを
使用できることが明らかである。

４つの前進差分ベース関数Ｂｓ（ｔ）　、　Ｂ２　（ｔ
）　、　Ｂ＋（ｔ）。

Ｂｏ（ｔ）を下に示す。

Ｂ１（ｔ）　　＝　　ｔ Ｂｏ（ｔ）　−１ 整数適応前進差分関数ａ　、ｂ　、　ｃ　、ｄの係数が
ＣＰＵ１００によ９次のようにして初めに計算される。

ｄ＝Ｄ ｃ＝Ｃ−１−（（Ｂ＋（Ａ＞＞ｎ））＞＞ｎ　）ｂ＝ｚ
Ｂ士（６Ａ＞＞ｎ） ａ＝６Ａ＞＞ｎ Ａ、Ｂ、Ｃ，Ｄの値は多項立方関数の係数である。整数
ｎはモザイク数すなわち分割レベルと呼ばれるものであ
って、ユーザーにより人力される値を反映する。モザイ
ク数ｎは、ノくラメトリック曲線を、２−ｎ間隔の等し
いパラメトリック増分を用いて２ｎ個の部分にモザイク
化できる。記号「〈〈」と「〉〉」　は左桁送シと石桁
送シを表す。

たとえば、記号ｒＡ＞＞ｎＪ　　はデータＡをｎビット
だけ右へ桁送シすることを示す。

係数ａ　ｌ　ｂ　ｌ　ｃｌ　ｄとモザイク数ｎは、ＣＰ
Ｕ１００により初期化されて、各ＡＦＤＵ回路の４つの
係数レジスタ１３４，１５０，１６２，１７２とモザイ
クレジスタ１４７にロードされる。各クロックサイクル
ごとに、パラメータｔはｄｔだけ増加され、４つの係数
がａ′、　、　ｂ’　、　ｃ’　、　ｄ’へ更新され、
４つのＡＦＤＵ回路１１０，１１２，１１４．１１６が
、ＣＲＴ表示器上の特定の画素に対応する次の点の座標
を発生する。

ＸとＹ（ＩＤＡＦＤＴＪ回路１１２，１１４により現在
計算されているｘ　ｒ　１座標が、先に定めた画素から
の２つ以上の画素増分であるＣＲＴ表示器上の画素場所
を定めるものとすると、画素フィルタ１３０はパラメト
リック増分ｄｔを２で除す（下調節）することを各ＡＦ
ＤＵ回路に命令することにより、各クロックサイクルに
おいて、曲線に沿ってほぼ１画素増分で画素を定める出
力座標を各ＡＦＤＵ回路が出力する。同様のやり方で、
ＸＩ３’アドレスステップが先に定められた画素からの
１／２画索増分より定められるものとすると、パラメト
リック増分ｄｔが２倍にされて（下調節）、各クロック
サイクルごとにほぼ１画素ステップが再び増加させられ
るように、ｘ、ｙ座標の変化を大きくする。ｄｔを半分
にするために、立方関数ｘ（ｔ）。

Ｖ　（ｔ）　、　ｚ　（ｔ）　、　ｗ　（ｔ）が下記の
ように変換される。

ｘ’（ｔ）　＝Ｘ　（ｔ／２）　”’　ａ′、ｘＢ３（
ｔ）　”　ｂ’ｘＢ２（ｔ）＋　ｃ’ｘＢｔ（ｔ）　＋
　ｄ’ＸＢｏ　（ｔ））”（ｔ）＝　Ｖ　（ｔ／２）　
＝　ａ′、　Ｂ３（ｔ）　＋　ｃ’ｙＢ＊（ｔ）十ｃ’
　Ｂ＋（ｔ）　十ｄ’ｙＢｏ（ｔ）ｚ’（ｔ）＝　ｚ　
（ｔ／２）　＝　ａ′、２Ｂ３（ｔ）　＋ｂ’２Ｂｚ（
ｔ）十ｃ鼠１３＋　（ｔ）　十ｄ’ｚ　Ｂｏ　（ｔ）ｗ
′（ｔ）−ｗ（ｔ／２）−ａ讐Ｂ３（ｔ）＋ｂ讐Ｂ２（
ｔ）十ｃ′、Ｂ１（ｔ）　＋　ｄ讐Ｂｏ（ｔ）変換され
た１組の立方関数の係数が下記の式により与えられる。

ａ””ａ＞＞１ ｂ’＝　ｂ　−（ａ＞＞　１） ｃ’　＝　ｃ　−（（ｂ−（ａ＞＞１　）　）＞＞　（
ｎ＋２）　）ｎＪ。ｎ＋１ ｄｔを２倍にするために座標立方関数が次式により変換
される。

ｘ’（ｔ）　−ｘ（２ｔ） ｙ’（ｔ）　−ｙ（２ｔ） ２・（ｔ）　　−ｚ（２ｔ） ｗ’　（ｔ、ｌ−ｗ　（２ｔ　） ｄｔを２倍にする場合には、本発明の方法は下記の係数
変換を利用する。

ｃ’＝　　ｃｌ（ｂ＞＞　（ｎ＋１））ｂ′＝ｂ＋ａ ａ′、＝ａ＜＜１ ｎ′＝ｎ−１ ＡＦＤＵ回路により使用されている現在のステップサイ
ズが約１画素増分であるとすると、ＡＦＤＵ回路は新し
い画素に対応する座標を発生し、下記の変換を行うこと
によりそのステップへ歩進する。

ｘ’（ｔ）　−ｘ　（ｔ＋１　） ｙ’（ｔ）　−ｙ　（ｔ＋１） ｚ’　（ｔ）＝　　Ｚ　（ｔ＋１） ｗ’　（ｔ）　−ｗ　（ｔ＋１　） そして、１画素の増分に対する対応する係数変換は ａ””ａ ｂ′＝ｂ＋ａ ｃ’＝　　ｃ＋（ｂ＞＞ｎ） ｄ’　＝　　ｄ＋（ｃ＞＞ｎ　） である。

再び第７図を参照して、上記変換を行うために（上調節
、下調節、または前進ステップ）、画素フィルタ１３０
は信号をバス１５１を介してマルチプレクサ１３２，１
４４，１５６，１７０，１４６へ送って、適切な入力を
選択し、画素フィルタ１３０は加算器／減算器１４５，
１５８，１６６とレジスタ１４７を制御する。画素フィ
ルタ１３０は加算器／減算器１４５，１５８，１６６を
制御して加算または減算を行う。画素フィルタ１３０は
信号をマルチプレクサ１４６と増分器／減分器１４９へ
送ってレジスタ１４７内のデータを１だけ増加または減
少し、またはデータを修正しない。バレルシフタ１５９
が１ビツトだけの右桁送！ｌｌマたは左桁送シを行う。

画素フィルタ１３０はバレルシフタ１５９における桁送
りの向きを制御して、右または左への桁送りを行わせる
。バレルシフタ１５５，１５７は右桁送９だけを行う。

レジスタ１４７内のデータがバレルシフタ１５５，１５
７により桁送シするビットの数を決定する。レジスタ１
６２内のデータはバレルシフタ１５５へ入力される。そ
のバレルシフタ１５５はデータを、レジスタ１４７内に
指定されたビット数だけ右へ桁送りし、データをマルチ
プレクサ１７０へ出力する。同様に、バレルシフト１５
７はレジスタ１５０から入力データを受け、右桁送りさ
れた出力をマルチプレクサ１５６へ出力する。同様に、
バレルシフタ１５７はレジスタ１５０から入力データを
受け、右桁送シされた出力をマルチプレクサ１５６へ送
る。

下調節変換を行うために、新しい係数が次のように調節
される。

ａ′、　＝　　ａ　＞＞　１ ｂ’　＝　　ｂ　　　（ａ＞＞１） ｃ’　＝　　ｃ　＝　（（ｂ　−（ａ　＞＞１．））＞
＞（ｎ＋２））−３５〜 ｄ’＝ｄ ｎ’＝　　ｎ＋１ 新しい係数は次のように３クロツクサイクルで得られる
。

第１のクロックサイクル中は、画素フィルタ１３０が制
御信号をバス１５１に置く。その信号は増分器／減分器
１４９にレジスタ１４７の中のデータを増加させ、バレ
ルシフタ１５９に１ビツトだけ右桁送シさせ、マルチプ
レクサ１３２にバレルシフタ１５９からの入力を選択さ
せる。とのクロックサイクルが終った時には結果はｎ′
−ｎ＋１で、ａ′、＝ａ＞＞１である。第２のクロック
サイクル中には、画素フィルタ１３０は制御信号をバス
１５１に置く。その制御信号は増分器／減分器１４９に
レジスタ１４７の中のデータを１だけ増加させ、マルチ
プレクサ１４４にレジスタ１３４　がらの入力を選択さ
せ、加算器／減算器１４５に減算を行わせる。第２のク
ロックサイクルが終ると、２つのクロック動作の結果は
次の通シである。

ｎ’＝Ｈ＋　２ ＝３６− ａ′、＝ａ＞＞１ ｂ’　＝　　ｂ−（ａ＞＞　１） 第３のクロックサイクル中は画素フィルタ１３０は制御
信号をバス１５１に置く。この制御信号はマルチプレク
サ１５６にバレルシフタ１５７　からの入力を選択させ
て右桁送りを行わせ、加算器／減算器１５８に減算を行
わせ、増分器／減分器１４９にレジスタ１４７内のデー
タを１だけ減少させる。これら３つのクロッ４動作の結
果は次の通やである。

ａ′、　　＝　　ａ　　＞＞’　１ ｂ’　＝　　ｂ−（ａ＞＞　１　） ｃ’　＝　　ｃ−（（ｂ−（ａ＞＞１））＞＞　（ｎ＋
２））ｄ’＝ｄ ｎ′＝ｎ＋１ 同様に、先に述べたように、ＸＡＦＤＵ回路１１２とＹ
　ＡＦＤＵ回路１１４により計算された画素増分が画素
ステップの０．５より小さいとすると、上調節変換が行
われ、係数”　＋　ｂ　＋　Ｃ＋　ｄが下式にょシ変換
される。

ｃ’　＝　　ｃ＋（ｂ＞＞　（ｎ＋１））ｂ′＝ｂ＋ａ ａ′、＝ａ＜＜１ ｄ’＝ｄ ｎ′＝ｎ−１ 上調節変換を行うために、３つのクロックサイクルにお
いて次のようにして新しい係数が得られる。

第１のクロックサイクル中に、画素フィルタ１３０は制
御信号をバス１５１　に置く。それらの制御信号は増分
器／減分器１４９にレジスタ１４７内のデータを１だけ
増加させて、動作ｎ′＝ｎ＋１を行わせる。第２のクロ
ックサイクル中に、画素フィルタ１３０は制御信号をバ
ス１５１に置く。

それらの制御信号はマルチプレクサ１５６にバレルシフ
タ１５７からの入力を選択させ、バレルシフタ１５７に
右桁送りを行わせ、加算器／減算器１５８に加算を行わ
せ、マルチプレクサ１４４にレジスタ１３４からの入力
を選択させ、加算器／減算器１４５に加算を行わせ、増
分器／減分器１４９にレジスタ１４７内のデータを１だ
け減少させる。

その結果として、動作の２クロツクサイクルの終りに次
式が得られる。

ｂ′＝ｂ＋ａ ｃ’　＝　　ｃ　＋　（ｂ　＞＞　（ｎ＋１　）　）ｎ
　　＝　　ｎ 第３のクロックサイクル中に、画素フィルタ１３０は制
御信号をバス１５１に置く。それらの制御信号はバレル
シフタ１５９に１ビツトだけ左へ桁送シさせ、マルチプ
レクサ１３２にバレルシフタ１５９からの入力を選択さ
せ、増分器／減分器１４９にレジスタ１４７内のデータ
を１だけ減少させる。したがって、このクロックサイク
ルの終シにおける動作は次の通りである。

ａ′、＝ａ＜＜１ ｂ′＝ｂ＋ａ ｃ’＝　　ｃ＋（ｂ＞＞（ｎ＋１）） ｎ′＝ｎ−１ 前進ステップ変換が次のように１クロツクサイクルで行
われる。画素フィルタ１３０が制御信号をバス１５１に
置く。それらの制御信号はマルチプレクサ１３２にレジ
スタ１３４からの入力を選択させ、マルチプレクサ１４
４にレジスタ１３４からの人力を選択させ、マルチプレ
クサ１５６にバレルシフタ１５７からの入力を選択させ
、マルチプレクサ１７０にバレルシフタ１５７からの入
力を選択させて右桁送シを行わせ、加算器／減算器１４
５　、１５８．１６６に加算を行わせる。クロックサイ
クルの終りにおける結果は、 ｄ’　＝　　ｄ＋（ｃ＞＞　ｎ　） ｃ’＝　　（＋（ｂ＞＞ｎ） ｂ′＝ｂ＋ａ である。

座標ｘ／ｗと　ｙ／ｗが画素場所を十分に定めるから、
ＡＦＤＵ回路ｘ、ｙ、ｗからの出力だけが全部で４つの
ＡＦＤＵ回路の調節を制御するために画素フィルタによ
り用いられることがわかる。そのようにして、ＡＦＤＵ
回路１１０，１１２，１１４　　は１／ｗ回路１１８と
、乗算器１２０，１２２，１２４　　および画素フィル
タ１３０どともに動作して、表示される曲線がほぼ１画
素増分で増加させられるようにする。

メモリバッファ１４８，１６０，１６８は、画素フィル
タ１３０の制御信号に関連する正しく遅延させられた座
標が使用されるように、一連の以前のす。

ｃ、ｄの値を格納するためにメモリバッファ１４８゜１
６０．１６８が用いられる。これが必要な理由は、ＡＦ
ＤＵ回路が画素アドレスを発生してから数クロック後で
画素フィルタ１３０が制御判定を決定するからである。

メモリバッファ１４８，１６０，１６８は、ＡＦＤＵと
画素フィルタの間の数に等しい遅延を有する一連の値を
格納する。前進ステップ動作中はｌ’　ａ　Ｊが変化し
ないから、レジスタ１３４にはメモリバッファは不要で
ある。

次に、第８図を参照して画素フィルタについて説明する
。以前の５つのクロックサイクル中にＸＡＦＤＵ回路１
１２により供給されて、乗算器１２０（第６図）により
ｌ／′ｗを乗ぜられた出力である座標値ｘｎ　’−ｘｒ
Ｈ−４を、第８図のレジスタ２０２゜２０３．２０４，
２０５，２０６が格納する。同様に、ｙレジスタ２２０
，２１２，２２２，２２３，２２４がｙ値ｙｎ〜”　ｎ
＋４　　を格納する。また、レジスタ２３４，２３５゜
２３６．２３７，２３８がＺ値Ｚｎ−ＺＨ＋４を格納す
る。

Ｘ　Ｈ＋　４が最後に計算された座標であるように、レ
ジスタ２０２〜２０６は、ＸＡＦＤＵ回路１１２と乗算
器１２０により供給された各Ｘ座標を順次格納する。各
クロックサイクルごとに、比較器１９４がレジスタ２０
５内の値Ｘｎ＋３　をレジスタ２０６内の値Ｘｎ＋４　
と比較し、比較器２１２がレジスタ２２３内の値ｙｎ＋
３をレジスタ２２４内の値”　ｎ＋４　と比較する。ｘ
　　　−ｘ　　　の絶対値と”ｎ＋４　　”ｎ＋３ｎ＋
４　　　　　　ｎ＋３ の絶対値が１画素増分の０．５より小さいとすると、制
御器１９２が制御信号を４つのＡＦＤＵ回路の全てへ送
って、第６図と第７図を参照して説明したように、ステ
ップサイズを増すこと（上調節）をそれらのＡＦＤＵ回
路に命令する。Ｘｎ＋４−Ｘｎ＋３とＸｎ＋４ｙｎ＋３
との絶対値が１画素増分より大きいとすると、制御器は
４つの　ＡＦＤＵ回路の全てへ制御信号をアサートする
。その制御信号はそれらのＡＦＤＵ回路にステップサイ
ズを小さくすること（下調節）を命令する。

ステップサイズを上方または下方へ調節するか否かを決
定するために、レジスタ２３８と２３７に格納されてい
る値Ｚｎ＋４とｚｎ＋ａは用いられない。

その理由は、Ｘとｙの座標値がＣＲＴ表示器上の、画素
の場所を十分に定めるからである。しかし、値Ｚｎ＋２
１　ｚｎ＋１１　ｚｎ　（それらの値はレジスタ２３６
〜２３４にそれぞれ格納されている）がｙｎ＋、。

ｙｎＯ値（レジスタ２２２，２２１．２２０　　にそれ
ぞれ格納されている）と、Ｘｎ＋２．Ｘｎ＋０．ｘｎＯ
値（レジスタ２０４，２０３，２０２　にそれぞれ格納
されている）とに一致するように、レジスタ２３８，２
３７は遅延バッファとして機能する。

あるいは、Ｘｎ＋４　　”ｎ＋３とＸｎ＋４　　Ｘｎ＋
３　　との絶対値が０．５〜１０画素単位であるとする
と、比較器１９４　、２１２は、４つのＡＦＤＵ回路の
全てに前記したように前進ステップ動作を行うことを命
令することを制御回路１９２に命令する。

第４図の４つのＡＦＤＵ回路１１０，１１２，１１４゜
１１６の全てが上方、下方または前方へ画素フィルタ１
３０により同期して調節されることに注目することが重
要である。

表示される映像中の冗長な画素をなくすために、比較器
１９６は、レジスタ２０４に格納されている値Ｘ１１＋
２　の整数部を、レジスタ２０３に格納されている値ｘ
ｎ＋、の整数部と比較する。それから、比較器２１４は
レジスタ２２２内の値ｙｎ＋２の整数部をレジスタ２２
１内の値ｙｎ＋ｘの整数部と比較する。整数部Ｘｎ＋２
−Ｘｎ＋１およびＸｎ＋２−Ｘｎ＋１であるとすると、
比較器１９６．２１４　は制御回路１９２において信号
をアサートする。その制御回路１９２は有効でない画素
ビットを着色部２５０へ出力して、Ｘ　　とｙｎ＋ｘに
座標が対応する画素のｎ＋１ 表示を着色部２５０が無効にする。

【図面の簡単な説明】

第１図は従来の前進差分法におけるレジスタの整列およ
び整列フォーマットを示し、第２図はバテル（Ｂａｒｔ
ｅｌ　）の前進差分法におけるレジスタの整列および整
数フォーマットを示し、第３ａ図と第３ｂ図はクララセ
ンの適応前進差分法におけるレジスタの整列とフォーマ
ットを示し、第４ａ図、第４ｂ図、第４Ｃ図は本発明の
方法と装置における係数を含んでいるレジスタ内の２進
小数点の動きを示し、第５ａ図はクララセンの従来の技
術を用いて複数の上調節を行った後の係数レジスタの状
態を示し、第５ｂ図は本発明の方法と装置を用いる係数
レジスタの状態を示し、第６図は１画素増分で曲線を表
示するために用いられる本発明の好適な実施例を示し、
第７図は本発明の好適図に示す本発明の好適な実施例で
用いられる画素フィルタを示す。 １１０　・・曇・ＣＰＵ　、１１０，１１２，１１４，
１１６・・・・適応前進差分器、１１８・・・・１／Ｗ
回路、１２０，１２２，１２４　・・・・乗算器、１３
０・・・・画素フィルタ、１３４，１５０，１６２，１
７２・・・・係数レジスタ、１４７・・・・　モザイク
レジスタ、１３２，１４４，１４６，１５６，１７０　
　・・・・マルチプレクサ、１４９　・・・・増分器／
減分器、 １５５，１５７，１５９ バレルシフタ。

Claims (3)

【特許請求の範囲】
1. （１）パラメトリック関数のパラメータ増分のサイズを
   調節することにより、所定のヒューリステイック関数に
   従つてパラメトリック関数の出力を増分計算する、適応
   前進差分および整数算術を用いてパラメトリック関数を
   表示する装置において：第１の前進差分係数がパラメト
   リック関数の値に対応し、第２の前進差分がパラメトリ
   ック関数の一次微分に対応し、引続く前進差分の係数が
   パラメトリック関数の引続く一次微分に対応するように
   、パラメトリック関数の異なる次数の微分におのおの対
   応する前進差分係数を備える前進差基準へパラメトリッ
   ク関数を変える手段と； 所定数の部分ビットを有する第１の前進差分係数が格納
   され、所定数の部分ビットに等しいいくつかの部分ビッ
   トに、乗算係数を乗ぜられた所定の保護ビットに等しい
   いくつかの保護ビットを加えたものを有する引続く前進
   差分係数が格納されるように各前進差分係数を格納する
   レジスタ手段と； 所定のパラメータに対してパラメトリック関数の出力を
   計算する手段と； 出力をヒューリステイック関数と比較して、パラメータ
   増分を上へ調節するか、下へ調節するか、または現在の
   増分に等しい量だけ進ませるかを判定して、パラメトリ
   ック関数の次の出力を計算する手段と； レジスタ手段内の保護ビットの数を乗算係数の値だけ減
   少する手段を含み、パラメータ増分を上へ調節する手段
   と； レジスタ手段内の保護ビットの数を乗算係数の値だけ増
   加する手段を含み、パラメータ増分を下へ調節する手段
   と； 前進差分係数を更新する手段を含む前進手段と；を備え
   、前記乗算係数の値は、第１の前進差分係数に対して零
   であり、引続く各前進差分に対して１だけ増加させられ
   、最高次の係数に対して先行する下位の次数の係数と同
   じ乗算係数値を保持し、それにより前進差分係数は、引
   続く前進差分係数に関して保護ビットを使用することに
   より精度が高くなつた所定数の部分ビットを常に有する
   ことを特徴とする適応前進差分および整数算術を用いて
   パラメトリック関数を表示する装置。
2. （２）パラメトリック関数のパラメータ増分のサイズを
   調節することにより、所定のヒューリステイック関数に
   従つてパラメトリック関数の出力を増分計算する、適応
   前進差分および整数算術を用いてパラメトリック関数を
   表示する装置において整数算術を用いて実現する方法で
   あつて： 第１の前進差分係数がパラメトリック関数の値に対応し
   、第２の前進差分がパラメトリック関数の一次微分に対
   応し、引続く前進差分の係数がパラメトリック関数の引
   続く一次微分に対応するように、パラメトリック関数の
   異なる次数の微分におのおの対応する前進差分係数を備
   える前進差基準へパラメトリック関数を変える過程と； 各前進差分係数をレジスタへ格納することにより、所定
   数の部分ビットを有する第１の前進差分係数が格納され
   、所定数の部分ビットに等しいいくつかの部分ビットに
   、乗算係数を乗ぜられた所定の保護ビットに等しいいく
   つかの保護ビットを加えたものを有する引続く前進差分
   係数を格納する過程と； 所定のパラメータに対してパラメトリック関数の出力を
   計算する過程と； 出力をヒューリステイック関数と比較して、パラメータ
   増分を上へ調節するか、下へ調節するか、または現在の
   増分に等しい量だけ進ませるかを判定して、パラメトリ
   ック関数の次の出力を計算する過程と； レジスタ手段内の保護ビットの数を乗算係数の値だけ減
   少する過程を含み、パラメータ増分を上へ調節する過程
   と； レジスタ手段内の保護ビットの数を乗算係数の値だけ増
   加する過程を含み、パラメータ増分を下へ調節する過程
   と； を備え、前記乗算係数の値は、前進差分係数に対して零
   であり、引続く各前進差分に対して１だけ増加させられ
   、最高次の係数に対して先行する下位の次数の係数と同
   じ乗算係数値を保持し、それにより、第１の前進差分係
   数は、引続く前進差分係数に関して保護ビットを使用す
   ることにより精度が高くなつた所定数の部分ビットを常
   に有することを特徴とする適応前進差分を用いてパラメ
   トリック関数を表示する装置において整数算術を用いて
   実現する方法。
3. （３）パラメトリック関数のパラメータ増分のサイズを
   調節することにより、所定のヒューリステイック関数に
   従つてパラメトリック関数の出力を増分計算する、適応
   前進差分および整数算術を用いて三次多項パラメトリッ
   ク関数を表示する装置において： 下記の式、 ｄ＝Ｄ、 ｃ＝Ｃ＋（（Ｂ＋（Ａ＋（Ａ＞＞ｎ））＞＞ｎ）、ｂ＝
   ２Ｂ＋（６Ａ＞＞ｎ）、 ａ＝６Ａ＞＞ｎ、 に従つて前進差分係数を備える前進差分基準へパラメト
   リック関数を変える手段と； 所定数の部分ビットを有する第１の前進差分係数ｄが格
   納され、所定数の部分ビットに等しいいくつかの部分ビ
   ットに、乗算係数２を乗ぜられた最初の数の保護ビット
   を加えた所定数の保護ビットに等しいいくつかの部分ビ
   ットをおのおの有する第３の前進差分係数ｂと第４の前
   進差分係数ａを加えた所定数の部分ビットに等しいいく
   つかの部分ビットを有する第２の前進差分係数ｃが格納
   されるように各前進差分係数ａ、ｂ、ｃ、ｄを格納する
   レジスタ手段と； 第１の前進差分レジスタ中の値に等しくすべき出力を計
   算するための手段を備え、所定のパラメータに対してパ
   ラメトリック関数の出力を計算する手段と； 出力が１つの一様な増分より大きいか、一様な増分の半
   分より小さいか、または一様な増分の半分から１つの一
   様な増分までの範囲にあるかを判定する手段と； を備え、出力が１つの一様な増分より大きければ、パラ
   メータ増分を下へ調節する手段は、 下記の式、 ａ′＝ａ＞＞１、 ｂ′＝ｂ−ａ′、 ｃ′＝ｃ−（ｂ′＞＞（ｎ＋２））、 ｄ′＝ｄ、 ｎ′＝ｎ−１、 の計算によりパラメータ増分を調節する手段と、 第２の前進差分レジスタ内の保護ビットの数を１だけ増
   分し、第３の前進差分レジスタ内の保護ビットの数を２
   だけ増加し、第４の前進差分レジスタ内の保護ビットの
   数を２だけ増加させる手段と、 を備え、 出力増分が一様な増分の半分より小さいとすると、パラ
   メータ増分を上へ調節する手段は、下記の式、 ｄ′＝ｄ、 ｃ′＝ｃ＋（ｂ＞＞（ｎ＋１））、 ｂ′＝ｂ＋ａ′、 ａ′＝ａ＞＞１、 ｎ′＝ｎ−１、 の計算によりパラメータ増分を上へ調節する手段と、 第２の前進差分レジスタ内の保護ビットの数を１だけ増
   分し、第３の前進差分レジスタ内の保護ビットの数を２
   だけ増加し、第４の前進差分レジスタ内の保護ビットの
   数を２だけ増加させる手段と、 を備え、 出力増分が一様な増分の半分から１つの様な増分までの
   範囲にあるものとすると下記の式、ｄ′＝ｄ＋（ｃ＞＞
   ｎ）、 ｃ′＝ｃ＋（ｂ＞＞ｎ）、 ｂ′＝ｂ＋ａ′、 に従つて前進差分式を更新する手段を備え、それにより
   、第１の前進差分係数は引続く前進差分係数に関して保
   護ビットを使用することにより精度が高くなつた所定数
   の部分ビットを常に有することを特徴とする適応前進差
   分と整数算術を用いて三次多項パラメトリック関数を表
   示する装置。