JPH02223097A - Nonvolatile semiconductor memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、電荷蓄積層と制御ゲートを有する電気的書替
え可能なメモリセルを用いた不揮発性半導体メモリ装置
に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a nonvolatile semiconductor memory device using an electrically rewritable memory cell having a charge storage layer and a control gate.
(従来の技術)
不揮発性半導体メモリ装置の中で微細化可能なメモリセ
ルとして、FETMOS (FloatlngG at
e −E 1ectron T unneling
M OS )が知られている。これは、チャネル領域全
面が容易にトンネル電流が流れる薄いゲート絶縁膜(ト
ンネル絶縁膜)で覆われ、この上に電荷蓄積層と制御ゲ
ートが積層されたMOSトランジスタ構造を有する。n
チャネルのFETMOSメモリセルを考える。このメモ
リセルで電荷蓄積層から基板に電子を放出させるには、
ドレインまたはソースに正の高電圧を印加し、制御ゲー
トおよび基板は接地する。逆に基板から電荷蓄積層に電
子を注入する場合には、ソース、ドレインおよび基板を
接地して制御ゲートに正の高電圧を印加する。このよう
な電圧印加により、電荷蓄積層と基板の間でトンネル電
流による電荷の授受が行われる。電荷蓄積層の電子放出
によりしきい値が負方向に移動した状態と、電荷蓄積層
への電子注入によりしきい値が正方向に移動した状態と
が得られ、その一方を°0″ 他方を“1”として情報
記憶を行なう。(Prior Art) FETMOS (FloatlngGat
e -E 1ectron Tunneling
MOS) is known. This has a MOS transistor structure in which the entire channel region is covered with a thin gate insulating film (tunnel insulating film) through which a tunnel current easily flows, and a charge storage layer and a control gate are laminated thereon. n
Consider a channel FETMOS memory cell. In order to emit electrons from the charge storage layer to the substrate in this memory cell,
A high positive voltage is applied to the drain or source, and the control gate and substrate are grounded. Conversely, when electrons are injected from the substrate into the charge storage layer, the source, drain, and substrate are grounded and a high positive voltage is applied to the control gate. By applying such a voltage, charges are exchanged between the charge storage layer and the substrate by a tunnel current. A state in which the threshold value moves in the negative direction due to electron emission from the charge storage layer and a state in which the threshold value moves in the positive direction due to electron injection into the charge storage layer are obtained, one of which is 0° and the other is Information is stored as "1".
例えば、電荷蓄積層の電子を基板に放出する動作をデー
タ消去に対応させ、基板から電子を電荷蓄積層に注入す
る動作をデータ書込みに対応させる。For example, the operation of emitting electrons from the charge storage layer to the substrate corresponds to data erasing, and the operation of injecting electrons from the substrate to the charge storage layer corresponds to data writing.
ところが子連したFETMOSメモリセルの書替え方法
では、次のような問題がある。ドレインまたはソースと
チャネル領域の境界が薄いゲート絶縁膜で覆われている
表面耐圧の低いFETMOSにおいては、ドレインまた
はソースに正の高電圧を印加した動作モードで、ドレイ
ンから基板へ流れる基板電流が大きく、書替え時の消費
電流が増大する。そしてこのように書替え時の消費電流
が大きいと、メモリ・チップ内部で高電圧を発生させる
ことが難しくなり、チップ外部から高電圧を印加するこ
とが必要になる。However, the following problem exists in the method of rewriting a FETMOS memory cell in which children are connected. In a FETMOS with a low surface breakdown voltage in which the boundary between the drain or source and the channel region is covered with a thin gate insulating film, the substrate current flowing from the drain to the substrate is large in the operation mode in which a high positive voltage is applied to the drain or source. , the current consumption during rewriting increases. If the current consumption during rewriting is large as described above, it becomes difficult to generate a high voltage inside the memory chip, and it becomes necessary to apply a high voltage from outside the chip.
これは、ユーザーにとっては非常に使いにくい。また、
書替え時に大きい基板電流が流れることは、メモリセル
の薄いゲート絶縁膜を劣化させる原因ともなることが報
告されている(例えば、1987年IEDM予稿集p9
544〜547参照)。This is very difficult for users to use. Also,
It has been reported that the flow of a large substrate current during rewriting can cause deterioration of the thin gate insulating film of memory cells (for example, 1987 IEDM Proceedings, p. 9).
544-547).
E2 FROMにおいては、このゲート絶縁膜の劣化は
データ書替え回数の制限やデータ保持特性の劣化等の信
頼性低下の大きい原因となる。In E2 FROM, this deterioration of the gate insulating film is a major cause of reduced reliability, such as limiting the number of data rewrites and deteriorating data retention characteristics.
FETMOSメモリセルを複数個直列接続してNAND
セルを構成する形式のE2 FROMにおいても同様の
問題がある。NANDセル方式では、−括してデータ消
去を行い、その後選択的にデータ書込みを行なう。−括
消去の動作は、先ずビット線よりの第1のワード線を接
地電位とし、ビット線に正の高電圧を印加して、その第
1のワード線に沿うメモリセルの消去を行い、次いで、
第1のワード線に正の高電圧を与え、第2のワード線を
接地電位として同様に第2のワード線に沿うメモリセル
の消去を行なう、という動作を繰返す。NAND by connecting multiple FETMOS memory cells in series
A similar problem exists in the E2 FROM, which has a cell structure. In the NAND cell system, data is erased all at once, and then data is selectively written. - In the batch erase operation, first, the first word line connected to the bit line is grounded, a positive high voltage is applied to the bit line, and the memory cells along the first word line are erased. ,
The operation of applying a high positive voltage to the first word line, setting the second word line to the ground potential, and similarly erasing the memory cells along the second word line is repeated.
このとき選択メモリセルでは電荷蓄積層の電子が基板に
放出されるが、同時にドレインから基板に基板電流が流
れる。NANDセルではデータ書替え時にこの様な一括
消去の動作を必ず行なうために、基板電流が大きく流れ
、薄いゲート絶縁膜を劣化させることになる。このゲー
ト絶縁膜の劣化はデータ保持特性に影響を与える。例え
ば、ゲート絶縁膜が劣化して低電界でのリーク電流が太
きくなると、読出し動作時等にメモリセルにおいてドレ
イン或いは基板から電荷蓄積層への電子注入が起り、デ
ー゛夕反転が生じる可能性が大きくなる。At this time, electrons in the charge storage layer of the selected memory cell are emitted to the substrate, but at the same time, a substrate current flows from the drain to the substrate. In a NAND cell, such a batch erase operation is always performed when data is rewritten, so a large substrate current flows, which deteriorates the thin gate insulating film. This deterioration of the gate insulating film affects data retention characteristics. For example, if the gate insulating film deteriorates and the leakage current in a low electric field increases, electrons may be injected from the drain or substrate into the charge storage layer in the memory cell during read operations, leading to data reversal. becomes larger.
(発明が解決しようとする課題)
以上のように従来提案されている
FETMOSメモリセルでのデータ書替え方式では、基
板電流が大きく、これが内部昇圧回路の構成を困難にし
、またメモリセルの信頼性を劣化させるという問題があ
った。(Problems to be Solved by the Invention) As described above, in the conventionally proposed data rewriting method for FETMOS memory cells, the substrate current is large, which makes it difficult to configure the internal booster circuit, and also reduces the reliability of the memory cell. There was a problem of deterioration.
本発明は、この様な問題を解決した。信頼性の高い電気
的書替え可能な不揮発性半導体メモリ装置を提供するこ
とを目的とする。The present invention has solved these problems. An object of the present invention is to provide a highly reliable electrically rewritable nonvolatile semiconductor memory device.
[兄明の構成]
(課題を解決するための手段)
本発明は、半導体基板上に電荷蓄積層と制御ゲートが積
層され、電荷蓄積層と基板との間でトンネル電流による
電荷の授受を利用して電気的書替えを行なうメモリセル
を用いた不揮発性半導体メモリ装置において、消去時お
よび書込み時共に、ソース、ドレインおよび基板を低電
位に保ち、消去時と書込み時とで制御ゲートに逆極性の
高電圧を印加するようにしたことを特徴とする。[Means for solving the problem] The present invention has a structure in which a charge storage layer and a control gate are stacked on a semiconductor substrate, and utilizes transfer of charge between the charge storage layer and the substrate by a tunnel current. In a nonvolatile semiconductor memory device using a memory cell that performs electrical rewriting, the source, drain, and substrate are kept at a low potential during both erasing and writing, and the control gate is set to have opposite polarity during erasing and writing. It is characterized by applying a high voltage.
(作用)
本発明によれば、消去時、書込み時共にメモリセルのド
レイン、ソースおよび基板は低電位に保たれる結果、従
来のような大きい基板電流が流れることがない。従って
薄いゲート絶縁膜の劣化がなく、信頼性の高い不揮発性
メモリが得られる。(Function) According to the present invention, the drain, source, and substrate of a memory cell are kept at a low potential during both erasing and writing, so that a large substrate current as in the conventional case does not flow. Therefore, there is no deterioration of the thin gate insulating film, and a highly reliable nonvolatile memory can be obtained.
また大きい基板電流が流れないから、チップ内部で昇圧
電位を得ることが容易になる。Furthermore, since a large substrate current does not flow, it becomes easy to obtain a boosted potential inside the chip.
(実施例) 本発明の実施例を図面を参照して説明する。(Example) Embodiments of the present invention will be described with reference to the drawings.
以下の実施例は、nチャネルFETMO8を用いたNA
NDセル方式のE2 FROMである。メモリセルの電
荷蓄積層に電子を注入する動作と電荷蓄積層の電子を基
板に放出させる動作のいず、れをデータ書込みに対応さ
せ、またデータ消去に対応させるかは、“書込み°と“
消去”の定義の仕方による。ここでは、電荷蓄積層の電
子を放出させてしきい値を負方向に移動させる動作をデ
ータ消去に対応させ、選択的に基板から電荷蓄積層に電
子を注入する場合をデータ書込みに対応させる。The following example shows the NA using n-channel FET MO8.
This is an ND cell type E2 FROM. Whether the operation of injecting electrons into the charge storage layer of a memory cell or the operation of emitting electrons from the charge storage layer to the substrate corresponds to data writing or data erasing depends on the “write” and “write” operations.
Depends on how "erasing" is defined. Here, the operation of emitting electrons from the charge storage layer and moving the threshold value in the negative direction corresponds to data erasing, and selectively injecting electrons from the substrate into the charge storage layer. Match the case to data writing.
第1図は、一実施例のメモリセルアレイを示す等価回路
図であり、第2図はその一つのNANDセルを示す平面
図、第3図(a)(b)はそのA−A”、B−B−断面
図、第4図は動作説明用のタイミング図、第5図は書込
み動作時の各部電位関係を示す図であり、第6図は読出
し動作時の各部電位関係を示す図である。FIG. 1 is an equivalent circuit diagram showing a memory cell array of one embodiment, FIG. 2 is a plan view showing one NAND cell, and FIGS. -B- sectional view, FIG. 4 is a timing diagram for explaining the operation, FIG. 5 is a diagram showing the potential relationship of each part during a write operation, and FIG. 6 is a diagram showing the potential relationship of each part during a read operation. .
先ず、一つのNANDセルに着目してその構成を説明す
る。p−型シリコン基板1に素子分離絶縁膜2で分離さ
れた領域に、この実施例では8個のメモリセルM1〜M
8と2個の選択トランジスタsl、s、が形成されてい
る。各メモリセルは、基板1上に熱酸化膜からなる第1
ゲート絶縁膜3を介して第1層多結晶シリコン膜による
浮遊ゲート4 (4,〜48)が形成され、この上に第
2ゲート絶縁膜5を介して第2層多結晶シリコン膜によ
る制御ゲート6 (6、〜68)が形成されて構成され
ている。各メモリセルの浮遊ゲート4が電荷蓄積層であ
る。各メモリセルの制御ゲート6はそれぞれワード線W
L (WLl−WL8)を構成している。メモリセルの
ソース、ド°レインとなるn◆型層9は隣接するもの同
士で共用する形で8個のメモリセルが直列接続されてい
る。そしてこの実施例では、ドレイン側、ソース側に選
択トランジスタS1+S3が接続されて一つのNAND
セルが構成されている。選択トランジスタS1+83の
ゲート電極49.69および411,610はメモリセ
ルの浮遊ゲートおよび制御ゲートを構成する第1層、第
2層多結晶シリコン膜を同時にパターニングして得られ
、電極49と69の間および電極4幻と610の間はワ
ード線方向に所定間隔でコンタクトしている。全体はC
VD絶縁膜7で覆われ、メモリセルに対して選択トラン
ジスタSlのドレインであるn+型層にコンタクトする
ビット線BLとしてのAl配線8が配設されている。こ
のコンタクト部には、重ねてn型不純物がドープされて
いる。First, focusing on one NAND cell, its configuration will be explained. In this embodiment, eight memory cells M1 to M are provided in a region separated by an element isolation insulating film 2 on a p-type silicon substrate 1.
8 and two selection transistors sl, s are formed. Each memory cell has a first layer made of a thermal oxide film on the substrate 1.
A floating gate 4 (4, to 48) made of a first layer polycrystalline silicon film is formed via a gate insulating film 3, and a control gate made of a second layer polycrystalline silicon film is formed on this via a second gate insulating film 5. 6 (6, to 68) are formed and configured. The floating gate 4 of each memory cell is a charge storage layer. The control gate 6 of each memory cell is connected to the word line W
L (WLl-WL8). Eight memory cells are connected in series so that the n◆ type layer 9, which serves as the source and drain of the memory cell, is shared by adjacent cells. In this embodiment, selection transistors S1+S3 are connected to the drain side and the source side to form one NAND
Cell is configured. The gate electrodes 49, 69 and 411, 610 of the selection transistor S1+83 are obtained by simultaneously patterning the first and second layer polycrystalline silicon films that constitute the floating gate and control gate of the memory cell, and are formed between the electrodes 49 and 69. The electrodes 4 and 610 are in contact with each other at a predetermined interval in the word line direction. The whole is C
An Al wiring 8 is provided as a bit line BL which is covered with a VD insulating film 7 and contacts the n+ type layer which is the drain of the selection transistor Sl for the memory cell. This contact portion is doped with n-type impurities.
各メモリセルでの浮遊ゲート4と基板1間の結合容量c
1は、浮遊ゲート4と制御ゲート6間の結合容量C2に
比べて小さく設定されている。具体的な形状寸法を説明
すれば、浮遊ゲート4および制御ゲート6は共にチャネ
ル幅1μm1従ってメモリセルのチャネル長が1μmで
あり、浮遊ゲート4は第3図(b)に示すようにフィー
ルド領域上両側にそれぞれ1μmずつ延在させている。Coupling capacitance c between floating gate 4 and substrate 1 in each memory cell
1 is set smaller than the coupling capacitance C2 between the floating gate 4 and the control gate 6. To explain the specific dimensions, both the floating gate 4 and the control gate 6 have a channel width of 1 μm1, so the channel length of the memory cell is 1 μm, and the floating gate 4 is located above the field region as shown in FIG. 3(b). It extends 1 μm on each side.
第1ゲート絶縁膜3は110人の熱酸化膜であり、第2
ゲート絶縁膜5は350人の熱酸化膜である。The first gate insulating film 3 is a thermal oxide film of 110 people, and the second
The gate insulating film 5 is a 350-layer thermal oxide film.
選択トランジスタS1.82については、ドレイン側即
ちビット線側の選択トランジスタS1のチャネル長をソ
ース側の選択トランジスタS3より長く設定している。Regarding the selection transistor S1.82, the channel length of the selection transistor S1 on the drain side, that is, on the bit line side, is set longer than that of the selection transistor S3 on the source side.
これは、選択トランジスタS1のパンチスルー防止のた
めである。接地電位が印加されるソース拡散層はワード
線方向に共通に形成されている。This is to prevent punch-through of the selection transistor S1. A source diffusion layer to which a ground potential is applied is commonly formed in the word line direction.
このように構成されたE2 FROMの動作を次に説明
する。第4図は、メモリセルM1〜M8からなるNAN
Dセルに着目した時のデータ消去および書込みのタイミ
ング図である。The operation of the E2 FROM thus configured will be described next. FIG. 4 shows a NAN consisting of memory cells M1 to M8.
FIG. 4 is a timing diagram of data erasing and writing when focusing on a D cell.
先ず、メモリセルM、〜M8のデータ消去を行なう。こ
のデータ消去は、全てのワード線WLに負の高電圧、こ
の実施例では一20Vを印加し、他の全ての端子は接地
して行なう。このとき、全てのメモリセルで浮遊ゲート
から基板に電子が放出され、しきい値は例えば−2■に
なる。この消去状態のメモリセル中データを“11とす
る。この消去動作では、基板電流はトンネル電流だけで
あり、ドレインに高電圧を印加した場合に比べて著しく
小さい。First, data in memory cells M to M8 is erased. This data erasure is performed by applying a negative high voltage, in this embodiment, -20V to all word lines WL, and grounding all other terminals. At this time, electrons are emitted from the floating gates of all memory cells to the substrate, and the threshold value becomes, for example, -2■. The data in the memory cell in this erased state is assumed to be "11." In this erase operation, the substrate current is only a tunnel current, which is significantly smaller than when a high voltage is applied to the drain.
データ書込み(“0”書込み)は、しきい値が小さくな
ったメモリセルに対して、選択的にビット線BLから遠
い方から順に浮遊ゲートに電子注入を行なってしきい値
を正方向に移動させることにより行なう。第5図は、メ
モリセルM8からM6までの書込み動作の各部電位関係
を示している。先ず、メモリセルM8への書込みは、ワ
ード線WL、〜WL7に中間電位(−9V)を与え、ビ
ット線側の選択トランジスタSIのゲート制御線SD1
とメモリセルM8の制御ゲートにつながるワード線WL
8に正の高電圧(−18V)を与え、ソース側の選択ト
ランジスタS3の制御線SS1は低電位(−0V)とす
る。このとき、ビット線BLに低電位(−0V)が与え
られると、メモリセルM8の基板およびドレインと浮遊
ゲート間に高電界がかかり、トンネル電流により浮遊ゲ
ートに電子が注入される。この結果メモリセルM8は、
しきい値が正方向に移動して例えばしきい値2■の“0
“書込み状態となる。このとき他のメモリセルMl−M
7では、制御ゲートと基板間は中間電位による弱い電界
しかかからず、消去状態を保つ。次にメモリセルM7へ
の“0″書込みは、高電圧をワード線WL7に与え、こ
れよりビット線側のワード線WL1〜WL6は中間電位
とし、既に書込みがなされたメモリセルM8の制御ゲー
トにつながるワード線WL8は低電位(−0V)または
中間電位とする。これにより、ビット線BLに低電位−
0V)を与えたとき、メモリセルM7で同様に浮遊ゲー
トに電子注入が生じて0”書込みがなされる。以下、同
様にして順次メモリセルM6.M5.・・・の書込みを
行なう。Data writing (“0” writing) is performed by selectively injecting electrons into the floating gates of memory cells whose threshold values have become smaller, starting from the side farthest from the bit line BL, thereby moving the threshold values in the positive direction. This is done by letting FIG. 5 shows the potential relationship of each part during the write operation of memory cells M8 to M6. First, to write to the memory cell M8, an intermediate potential (-9V) is applied to the word lines WL, ~WL7, and the gate control line SD1 of the selection transistor SI on the bit line side is applied.
and a word line WL connected to the control gate of memory cell M8.
A positive high voltage (-18V) is applied to the source-side selection transistor S3, and the control line SS1 of the source-side selection transistor S3 is set to a low potential (-0V). At this time, when a low potential (-0V) is applied to the bit line BL, a high electric field is applied between the substrate and drain of the memory cell M8 and the floating gate, and electrons are injected into the floating gate by a tunnel current. As a result, memory cell M8 is
The threshold value moves in the positive direction, for example, threshold value 2■ becomes “0”.
“Write state is entered.At this time, other memory cells Ml-M
In No. 7, only a weak electric field due to an intermediate potential is applied between the control gate and the substrate, and the erased state is maintained. Next, to write "0" to memory cell M7, a high voltage is applied to word line WL7, word lines WL1 to WL6 on the bit line side are set to an intermediate potential, and the control gate of memory cell M8, which has already been written, is The connected word line WL8 is at a low potential (-0V) or an intermediate potential. This causes the bit line BL to have a low potential of -
0V), electrons are similarly injected into the floating gate of memory cell M7, and 0" writing is performed. Thereafter, writing is sequentially performed in memory cells M6, M5, . . . in the same manner.
“1”データ書込みは、ビット線BLに中間電位を与え
て浮遊ゲートへの電子注入を防止すること、即ち消去状
態を保つことにより、行われる。また、ビット線BL、
につながるメモリセルM1〜M8へのデータ書込みの間
、同じワード線WL1〜WL、で制御される他のビット
線のメモリセルにたいしても、同様にデータに応じてビ
ット線電位を与えることにより、データ書込みを行なう
ことができる。Writing "1" data is performed by applying an intermediate potential to the bit line BL to prevent electron injection into the floating gate, that is, by maintaining the erased state. In addition, the bit line BL,
During data writing to memory cells M1 to M8 connected to the word lines WL1 to WL, data is written to memory cells of other bit lines controlled by the same word lines WL1 to WL by similarly applying a bit line potential according to the data. Writing can be performed.
第6図は、読出し動作時の電位関係を一つのNANDセ
ルに付いて示している。この例はメモリセルM3のデー
タ読出しを行なう場合である。FIG. 6 shows the potential relationship during a read operation for one NAND cell. This example is a case where data is read from memory cell M3.
選択メモリセルM3につながるワード線WL3に低電位
(−0V)を与え、選択トランジスタS1゜S3の制御
線および残り全てのワード線に読出し電圧(−5V)を
与える。これにより、メモリセルM3がしきい値が高い
“0“状態では電流が流れず、しきい値の低い“1°状
態では電流が流れる。A low potential (-0V) is applied to the word line WL3 connected to the selected memory cell M3, and a read voltage (-5V) is applied to the control line of the selection transistors S1 to S3 and all remaining word lines. As a result, no current flows when the memory cell M3 is in the "0" state where the threshold is high, and current flows when the memory cell M3 is in the "1°" state where the threshold is low.
以上のようにしてこの実施例では、正負の高電圧を用い
ることでメモリセルのソース、ドレインおよび基板に″
は高電圧がかからないようにしている。従って基板電流
はトンネル電流のみとなり、薄いゲート絶縁膜の劣化が
防止される。また、ドレインに印加される電圧はデータ
書込み時の中間電位のみであるから、ドレイン側に設け
られる選択トランジスタのゲート長を従来よりも短くす
ることができる。これは、メモリセルの高集積化に有利
である。As described above, in this embodiment, by using high positive and negative voltages, the source, drain, and substrate of the memory cell are
prevents high voltage from being applied. Therefore, the substrate current becomes only a tunnel current, and deterioration of the thin gate insulating film is prevented. Further, since the voltage applied to the drain is only an intermediate potential during data writing, the gate length of the selection transistor provided on the drain side can be made shorter than in the conventional case. This is advantageous for high integration of memory cells.
ところで、ワード線に正、負の高電圧を印加するために
は、セルアレイの周辺にpチャネルMOSトランジスタ
を必要とするだけでなく、正。By the way, in order to apply positive and negative high voltages to the word line, not only a p-channel MOS transistor is required around the cell array, but also a positive and negative voltage.
負電圧の供給を切替えを行なうための回路的な工夫も必
要である。この周辺回路部の説明を第1図に従って説明
する。It is also necessary to devise a circuit to switch the supply of negative voltage. This peripheral circuit section will be explained with reference to FIG.
第1図に示すように、NANDセルアレイ11のワード
線配列の右側にn型ウェル121が形成され、この中に
各ワード線WLに接続される第1のpチャネルMOSト
ランジスタ群131が配列形成される。NANDセルア
レイ11の左側にも同様にn型ウェル122が形成され
、ここに各ワード線WLに接続される第2のpチャネル
MOSトランジスタ132が配列形成される。第1のp
チャネルMOSトランジスタ群131は、データ消去時
にNANDセルアレイ11内の少なくとも一つのブロッ
クのワード線に負の高電圧を印加するためのものであり
、ソース(またはドレイン)はそれぞれのワード線につ
ながり、ドレイン(またはソース)およびゲートは少な
くとも一つのNANDセルブロック(図の場合、8X1
024ビツトのブロック)毎にそれぞれ共通に信号線C
GEおよび5CC1に接続されている。n型ウェル12
1には、ウェル電位制御信号線HW1が接続されている
。第2のpチャネルMOSトランジスタ群132は、第
1のpチャネルMOSトランジスタ群131側からNA
NDセルアレイ11に負の高電圧を印加した時にこれが
nチャネルMOSトランジスタからなるデコーダ回路1
4側に伝わるのを阻止するために設けられている。デコ
ーダ回路14からの正電圧はこの第1のpチャネルMO
Sトランジスタ群132を通してNANDセルアレイ1
イに伝達される。この様なスイッチング機能を発揮させ
るべく、n型ウェル122および第2のpチャネルMO
Sトランジスタ群132のゲートはそれぞれ制御信号線
HW2および5CG2に接続され、これらに必要な制御
信号が与えられるようになりている。As shown in FIG. 1, an n-type well 121 is formed on the right side of the word line arrangement of the NAND cell array 11, and a first p-channel MOS transistor group 131 connected to each word line WL is formed in this well. Ru. An n-type well 122 is similarly formed on the left side of the NAND cell array 11, and second p-channel MOS transistors 132 connected to each word line WL are arranged therein. first p
The channel MOS transistor group 131 is for applying a negative high voltage to the word line of at least one block in the NAND cell array 11 during data erasing, and the source (or drain) is connected to each word line, and the drain (or source) and gate of at least one NAND cell block (8X1
A common signal line C is connected to each block of 024 bits.
Connected to GE and 5CC1. n-type well 12
1 is connected to a well potential control signal line HW1. The second p-channel MOS transistor group 132 is connected to the NA from the first p-channel MOS transistor group 131 side.
When a negative high voltage is applied to the ND cell array 11, the decoder circuit 1 consisting of n-channel MOS transistors
This is provided to prevent the signal from being transmitted to the 4th side. The positive voltage from decoder circuit 14 is applied to this first p-channel MO
NAND cell array 1 through S transistor group 132
It is transmitted to In order to exhibit such a switching function, the n-type well 122 and the second p-channel MO
The gates of the S transistor group 132 are connected to control signal lines HW2 and 5CG2, respectively, so that necessary control signals are applied to these lines.
この様に構成された周辺回路部の動作を次に説明する。The operation of the peripheral circuit section configured in this manner will be described next.
先ず、データ消去時には、CGE” 20V、5CG
I−−25V、HWt 。First, when erasing data, CGE” 20V, 5CG
I--25V, HWt.
HW2および5CG2にはVcc”5Vを与える。この
ときilのpチャネルMOSトランジスタ群121はオ
ン、第2のpチャネルMOSトランジスタ群122はオ
フである。SCG。Vcc"5V is applied to HW2 and 5CG2. At this time, the p-channel MOS transistor group 121 of il is on, and the second p-channel MOS transistor group 122 is off.SCG.
に与える負電圧を一25Vとしているのは、CGE−−
20Vをしきい値電圧分の降下なくワード線に転送する
ためで−ある。これにより、NANDセルアレイ11の
ワード線WLには一20vが転送され、前述したように
全てのメモリセル、いまの例では8192ビツトのメモ
リセルが消去される。The negative voltage applied to -25V is applied to CGE--
This is to transfer 20V to the word line without dropping by the threshold voltage. As a result, -20V is transferred to the word line WL of the NAND cell array 11, and as described above, all the memory cells, in this example, 8192-bit memory cells are erased.
データ書込み時は、例えばワード線WL8に沿うメモリ
セルM8に書込む場合を例にとると、CGE−5V、5
CGl、HWlおよびHW2を18Vとし、5CG2−
OVとする。そしてワード線WL1〜WL7へのデコー
ダ出力を9V、ワード線WL8へのデコーダ出力を18
Vとする。When writing data, for example, when writing to memory cell M8 along word line WL8, CGE-5V, 5V,
CGl, HWl and HW2 are set to 18V, 5CG2-
OV. Then, the decoder output to word lines WL1 to WL7 is 9V, and the decoder output to word line WL8 is 18V.
Let it be V.
このとき、第1のpチャネルMoSトランジスタ群12
1はオフ、第2のpチャネルMOSトランジスタ群12
2はオンとなり、第2のpチャネルMOSトランジスタ
群122を介してワード線W L 1〜W L 7 L
9 V 、 7−ド線WLsl:18Vが与えられる
。ビット線およびその他の制御線には先に説明したデー
タ書込み時と同様にそれぞれ必要な電位が与えられる。At this time, the first p-channel MoS transistor group 12
1 is off, second p-channel MOS transistor group 12
2 is turned on, and the word lines W L 1 to W L 7 L are turned on through the second p-channel MOS transistor group 122.
9V, 7-domain line WLsl: 18V is applied. Necessary potentials are applied to the bit line and other control lines, respectively, as in the data writing described above.
これにより、データ書込みがなされる。As a result, data writing is performed.
読出し時は、SCG、、HW、、nw2およびCGEを
5vとし、5CG2− 5Vとする。これにより、第1
のpチャネルMOSトランジスタ群121はオフ、第2
のpチャネルMOSトランジスタ群122はオン状態と
なる。デコーダからのワード線イの出力は、前述のよう
に選択ワード線に対応してOv2それ以外は5Vとする
。これにより、選択ワード線に沿ったメモリセルのデー
タが読み出される。5CG2を一5vにしているのは、
0■をしきい値降下なくワード線に転送するためである
。When reading, SCG, HW, nw2 and CGE are set to 5V, and 5CG2-5V. This allows the first
The p-channel MOS transistor group 121 is off, and the second p-channel MOS transistor group 121 is off.
The p-channel MOS transistor group 122 is turned on. The output of the word line A from the decoder is Ov2 corresponding to the selected word line as described above, and the other outputs are 5V. As a result, data from memory cells along the selected word line is read. What makes 5CG2 -5v is
This is to transfer 0■ to the word line without threshold voltage drop.
このようにして、NANDセルアレイの両側にpチャネ
ルMOSトランジスタ群を配置することにより、ワード
線に対して正および負の高電圧を支障なく供給すること
ができる。By arranging the p-channel MOS transistor groups on both sides of the NAND cell array in this manner, positive and negative high voltages can be supplied to the word line without any problem.
[発明の効果]
以上述べたように本発明によれば、正、負の高電圧をワ
ード線に与えてデータ書込みおよび消去を行なうため、
従来方式に比べて基板電流が少なくなり、薄いゲート絶
縁膜の劣化が抑制されて不揮発性メモリの信頼性向上が
図られる。また基板電流が少ないので、チップ内部に昇
圧回路を構成することが容易になる。[Effects of the Invention] As described above, according to the present invention, since data is written and erased by applying positive and negative high voltages to word lines,
Compared to the conventional method, the substrate current is reduced, the deterioration of the thin gate insulating film is suppressed, and the reliability of the nonvolatile memory is improved. Furthermore, since the substrate current is small, it becomes easy to construct a booster circuit inside the chip.
第1図は本発明の一実施例のE2 FROMの要部構成
を示す等価回路図、第2図はその一つのNANDセル部
の構成を示す平面図、第3図(a)(b)は第2図のA
−A−およびB−B−断面図、第4図はこの実施例のE
2 FROMの動作を説明するためのタイミング図、第
5図はデータ書込み時の各部電位関係を示す図、第6図
はデータ読出し時の各部電位関係を示す図である。
11・・・NANDセルアレイ、12..122・・・
n型ウェル、131・・・第1のpチャネルMOSトラ
ンジスタ群、132・・・第2のpチャネルMOSトラ
ンジスタ群、14・・・デコーダ回路、Ml〜M8・・
・メモリセル、WL、〜WL8・・・ワード線、BL・
・・ビット線、1・・・p型シリコン基板、2・・・素
子分離絶縁膜、3・・・第1ゲート絶縁膜、4・・・浮
遊ゲート、5・・・第2ゲート絶縁膜、6・・・制御ゲ
ート。
出願人代理人 弁理士 鈴江武彦
第
図
第
図
(a)
(b)
溶
図
v
O■
0■
麻
図
第
図FIG. 1 is an equivalent circuit diagram showing the main part configuration of an E2 FROM according to an embodiment of the present invention, FIG. 2 is a plan view showing the configuration of one of the NAND cell parts, and FIGS. 3(a) and 3(b) are A in Figure 2
-A- and B-B- cross-sectional views, Fig. 4 is E of this embodiment.
2 is a timing diagram for explaining the operation of FROM. FIG. 5 is a diagram showing the potential relationship of each part during data writing, and FIG. 6 is a diagram showing the potential relationship of each part during data reading. 11...NAND cell array, 12. .. 122...
n-type well, 131... first p-channel MOS transistor group, 132... second p-channel MOS transistor group, 14... decoder circuit, M1 to M8...
・Memory cell, WL, ~WL8...Word line, BL・
... Bit line, 1... P-type silicon substrate, 2... Element isolation insulating film, 3... First gate insulating film, 4... Floating gate, 5... Second gate insulating film, 6...Control gate. Applicant's representative Patent attorney Takehiko Suzue Diagram Diagram (a) (b) Fuzuzu v O■ 0■ Hemp Diagram
Claims (4)
れ、電荷蓄積層と基板との間の電荷の授受によりデータ
書替えを行なうメモリセルを配列して構成される不揮発
性半導体メモリ装置において、選択メモリセルの制御ゲ
ートに負の高電圧を印加し、ソース、ドレインおよび基
板を低電位として電荷蓄積層の電子を基板に放出させる
消去モードと、選択メモリセルの制御ゲートに正の高電
圧を印加し、ソース、ドレインおよび基板を低電位とし
て基板から電荷蓄積層に電子を注入する書込みモードと
を有することを特徴とする不揮発性半導体メモリ装置。(1) In a nonvolatile semiconductor memory device configured by stacking a charge storage layer and a control gate on a semiconductor substrate, and arranging memory cells that perform data rewriting by transferring charge between the charge storage layer and the substrate, There is an erase mode in which a high negative voltage is applied to the control gate of the selected memory cell, and the source, drain, and substrate are set at a low potential and electrons in the charge storage layer are released to the substrate. 1. A nonvolatile semiconductor memory device having a write mode in which electrons are injected from the substrate into a charge storage layer by applying a voltage to the source, drain, and substrate at a low potential.
れ、電荷蓄積層と基板との間の電荷の授受によりデータ
書替えを行なうメモリセルが複数個ずつ直列接続されて
NANDセルを構成してマトリクス配列され、各NAN
Dセルの一端部のドレインがビット線に接続され、各メ
モリセルの制御ゲートがワード線に接続されて構成され
る不揮発性半導体メモリ装置において、選択されたNA
NDセル内の全てのワード線に負の高電圧を印加し、ビ
ット線を低電位として電荷蓄積層の電子を基板に放出さ
せる消去モードと、選択されたワード線に正の高電圧を
印加し、選択されたビット線を低電位とし、非選択のワ
ード線および非選択のビット線を正の中間電位として、
選択されたメモリセルで基板から電荷蓄積層に電子を注
入する書込みモードとを有することを特徴とする不揮発
性半導体メモリ装置。(2) A charge storage layer and a control gate are stacked on a semiconductor substrate, and a plurality of memory cells that perform data rewriting by transferring and receiving charge between the charge storage layer and the substrate are connected in series to form a NAND cell. Arranged in matrix, each NAN
In a nonvolatile semiconductor memory device in which the drain of one end of a D cell is connected to a bit line and the control gate of each memory cell is connected to a word line, a selected NA
There is an erase mode in which a high negative voltage is applied to all word lines in the ND cell, the bit line is set at a low potential, and electrons in the charge storage layer are released to the substrate, and a high positive voltage is applied to the selected word line. , the selected bit line is set to a low potential, the unselected word line and the unselected bit line are set to a positive intermediate potential,
1. A nonvolatile semiconductor memory device having a write mode in which electrons are injected from a substrate into a charge storage layer in a selected memory cell.
に、各ワード線に接続される第1のpチャネルMOSト
ランジスタ群が配置され、他方の端部に各ワード線に接
続される第2のpチャネルMOSトランジスタ群が配置
され、第1のpチャネルMOSトランジスタ群をオン、
第2のpチャネルMOSトランジスタ群をオフとして、
第1のpチャネルMOSトランジスタ群を介してワード
線に負の高電圧を印加し、第1のpチャネルMOSトラ
ンジスタ群をオフとし、第2のpチャネルMOSトラン
ジスタ群を選択的にオンとして第2のpチャネルMOS
トランジスタ群を介してワード線に正電圧または接地電
位を与えるようにしたことを特徴とする請求項2記載の
不揮発性半導体メモリ装置。(3) A first p-channel MOS transistor group connected to each word line is arranged at one end of the word line arrangement of the NAND cell array, and a second p-channel MOS transistor group connected to each word line is arranged at the other end. A group of p-channel MOS transistors is arranged, and the first group of p-channel MOS transistors is turned on.
Turning off the second p-channel MOS transistor group,
A negative high voltage is applied to the word line via the first p-channel MOS transistor group, the first p-channel MOS transistor group is turned off, the second p-channel MOS transistor group is selectively turned on, and the second p-channel MOS transistor group is turned off. p-channel MOS
3. The nonvolatile semiconductor memory device according to claim 2, wherein a positive voltage or a ground potential is applied to the word line via the transistor group.
膜がチャネル領域全面に亙って薄いトンネル絶縁膜であ
る請求項1、2または3のいずれかに記載の不揮発性半
導体メモリ装置。(4) The nonvolatile semiconductor memory device according to claim 1, wherein in the memory cell, the gate insulating film between the charge storage layer and the substrate is a thin tunnel insulating film over the entire channel region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4240489A JP2804066B2 (en) | 1989-02-22 | 1989-02-22 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4240489A JP2804066B2 (en) | 1989-02-22 | 1989-02-22 | Nonvolatile semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02223097A true JPH02223097A (en) | 1990-09-05 |
JP2804066B2 JP2804066B2 (en) | 1998-09-24 |
Family
ID=12635132
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Application Number | Title | Priority Date | Filing Date |
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JP4240489A Expired - Lifetime JP2804066B2 (en) | 1989-02-22 | 1989-02-22 | Nonvolatile semiconductor memory device |
Country Status (1)
Country | Link |
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JP (1) | JP2804066B2 (en) |
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1989
- 1989-02-22 JP JP4240489A patent/JP2804066B2/en not_active Expired - Lifetime
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US9105335B2 (en) | 2011-09-07 | 2015-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US9368210B2 (en) | 2011-09-07 | 2016-06-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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