JPH02219153A - メモリとｃｐｕとプロセッサ・エレメントおよびプロセッサ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、コンピュータ・アーキテクチャに関するもの
である。

従来の技術 従来、複数のプロセッサ・エレメント間の通信及び、プ
ロセッサ・エレメント内のＣＰＵとメモリ間の通信は、
データの書き込みと読みだしを同一のバスで行うでいた
。

発明が解決しようとする課題 しかしながら上記のような構成では、ＣＰＵとメモリ間
のデータ通信時に、メモリに対する書き込み及び読み出
しのサイクルを同時に持つことができないため、書き込
み及び読み出しの二つのサイクルの調停をＣＰＵの内部
で行う必要があり、ＣＰＵの内部処理を如何に高速にし
てもメモリアクセス時に生ずる二つのサイクルの非同時
性の為、プロセッサ・エレメント全体の処理速度には限
界が生じてしまうと言う課題を有していた。

更に、複数のプロセッサ・エレメント間でのデータ通信
もデータの送受信を同一のバスで行っているために、シ
ステム全体の処理速度に限界が生じるという課題を有し
ていた。

また、上記のようにＣＰＵとメモリ間のデータの授受が
同一バスを介して行われるのは、メモリに対して同一ア
ドレスへの書き込みと読み出しが同時にできないという
構造に起因していた。

本発明はかかる点に鑑み、同一アドレスに対する書き込
みと読み出しを矛盾することなく同時に行なえるメモリ
を提供することを目的とする。

課題を解決するための手段 本発明は、書き込み要求信号の立ち下がりで更新される
１ビットのカウンタと、前記カウンタの値がＯでかつ前
記書き込み要求信号が入力されている間に第一のバスか
らデータを取りこみ第一のメモリに格納する第一の入力
手段と、前記カウンタの値が１でかつ前記書き込み要求
信号が入力されている間に前記第一のバスからデータを
取りこみ第二のメモリに格納する第二の入力手段と、前
記カウンタの値が１でかつ読みだし要求信号が入力され
ている間に前記第一のメモリからデータを取りこみ第二
のバスに出力する第一の出力手段と、前記カウンタの値
がＯでかつ読みだし要求信号が入力されている間に前記
第二のメモリからデータを取りこみ第二のバスに出力す
る第二の出力手段とを同一アドレス内に具備し、同一ア
ドレスに対する書き込みと読み出しを同時に行うことを
特徴とするメモリである。

作用 書き込み要求信号が入力されると、以前の書き込み要求
信号の立ち下がりで更新された１ビットのカウンタの値
に対応する第一第二の何れかの入力手段が第一のバスか
らデータを取りこみ入力手段に対応する第一第二の何れ
かのメモリに対してデータを書き込む。

この時、書き込み要求信号が入力されるのと同時に、読
み出し要求信号が入力されるのと同時に、読み出し要求
信号が入力されると、現在書き込まれていないメモリに
対応する第一第二の何れかの出力手段が第二のバスにデ
ータを出力する。

以上のようにして、同一アドレスに対して書き込みと読
み出しが同時に起こった場合でも矛盾することなく動作
できる。

実施例 第１図は、本発明のメモリの一゛実施例であり、以下詳
細な動作を説明する。書き込み要求信号１の立ち下がり
で更新されリセット信号１２で初期化されるるリセット
付き１ビットのカウンタ２と、前記カウンタ２の値がＯ
でかつ前記書き込み要求信号１が入力されている間に第
一のバス３からデータを取りこみ第一のメモリ４に格納
する第一の入力手段５と、前記カウンタ２の値が１でか
つ前記書き込み要求信号１が入力されている間に前記第
一のバス３からデータを取りこみ第二のメモリ６に格納
する第二の入力手段７と、前記カウンタ２の値が１でか
つ読みだし一要求償号８が入力されている間に前記第一
のメモリ４からデータを取りこみ第二のバス９に出力す
る第一の出力手段１Ｇと前記カウンタ２の値がＯでかつ
読みだし要求信号８が入力されている間に前記第二のメ
モリ６からデータを取りこみ第二のバス９に入力する第
二の出力子段目とを同一アドレス内に具備する構成を持
つメモリである。

リセット信号Ｉ２によって初期化されたカウンタ２は出
力値としてＯを持ち、次に最初の書き込み要求信号１が
入力されると、第一の入力手段５を起動して第一のバス
３からデータを第一のメモリ４に格納する。書き込み要
求信号１が立ち下がるとカウンタ２は更新されて出力値
として１を持ち、二番目の書き込み要求信号１が入力さ
れると、第二の入力手段７を起動して第一のバス３から
データを第二のメモリ８に格納する。最初の書き込み要
求信号１が立ち下がった後から二番目の書き込み要求信
号１が立ち下がるまでの間に、読み出し要求信号８が入
力されると、最初の書き込み要求信号が１の立ち下がり
で更新される前の値で示されるカウンタ２の出力値Ｏに
従って、第一の出力手段１０が起動され第一のメモリ４
から第二のバス９ヘデータを出力する。また、二番目の
書き込み要求信号１が立ち下がった後から三番目の書き
込み要求信号１が立ち下がるまでの間に、読み出し要求
信号８が入力されると、二番目の書き込み要求信号１の
立ち下がりで更新される前の値で示されるカウンタ２の
出力値１に従って、第二の出力手段１１が起動され第二
のメモリ８から第二のバス９ヘデータを出力する。この
時、読み出し要求信号８によってカウンタ２は更新され
ないので、新たな書き込み要求信号１が入力されなけれ
ば、読み出し要求信号８によって何度でも同じデータを
読み出すことができる。

この様にして、通常のメモリ機能に加えて同一アドレス
に対する同時書き込み・同時読み出しが実現できる。

第２図は、本発明のＣＰＵの一実施例であり、以下詳細
な動作を説明する。第一のデータ・バス２１、！：第一
のアドレス・バス２２に接続し、前記第一のアドレス・
バス２２にアドレスを出力し、命令及びデータを前記第
一のデータ・バス２１から入力しＡＬＵ２３に出力する
第一の入力手段２４と、前記ＡＬＵ（内部の演算または
記憶手段）３からデータを入力し第二のデータ・バス２
５に出力すると同時に第二のアドレス・バス２８に対し
てアドレスを出力する第一の出力手段２フを具備した構
成を持つＣＰＵである。この様な構成のため、第一の入
力手段２４によって取りこまれたデータは、ＡＬＵ３に
よって処理され結果が第一の出力手段２フによって零〇
ＰＵの外部に出力される。この時、第一の入力手段２４
と第一の出力手段２７は互いに独立に動作する為、零〇
ＰＵに於いてデータの入力もち時間と出力待ち時間が短
縮され、処理速度が向上することになる。

第３図は、本発明のプロセッサ・エレメントの一実施例
であり、以下詳細な動作を説明する。第一のアドレス・
バス３１と第二のアドレス・バス３２に接続され、前記
第一のアドレス・バス３１の入力によって指定されたア
ドレスに対し第一のデータ・バス３３からの入力データ
を格納し、かつ前記第二のアドレス・バス３２の入力に
よって指定されるアドレスから第二のデータ・バス３４
にデータを出力する上述本発明のメモリ３５と、前記第
一のデータ・バス３３と前記第一のアドレス・バス３１
に対してそれぞれアドレスとデータを出力し、かつ前記
第二のアドレス−バスに対しアドレスを出力し、そのア
ドレスに対応するデータを前記第二のデータ・バス３４
から入力する上述本発明のＣＰＵ３Ｂとを具備する構成
を持つプロセッサ・エレメントである。

この様な構成によって、ＣＰＵは第一のアドレス・バス
３１と第一のデータ・バスによってメモリ３５に対して
データを書き込み、第二のアドレス・バス３２と第二の
データ・バス３４によってメモリ３５からデータを読み
出す。この時ＣＰＵｏはメモリ３５に対して同時にデー
タの書き込みと読み出しができ、プロセッサ・エレメン
ト全体の処理速度が向上する。

第４図は、本発明のプロセッサ・システムの一実施例で
あり以下詳細な動作を説明する。複数の上述本発明のプ
ロセッサ・エレメント４１と、前記複数のプロセッサ・
エレメント４１の共有メモリとして働く上述本発明のメ
モリ４２と、それぞれの前記プロセッサ・エレメント４
１と前記メモリ４２がデータ送信用の第一のデータ・バ
ス４３と第一のアドレス今バス４４とデータ受信用の第
二のデータ・バス４５と第二のアドレス・バス４６に接
続され、前記データ送信用のバスに対する第一の調停手
段４７と、前記データ受信用のバスに対する第二の調停
手段４８とを具備する構成を持つプロセッサ・システム
である。第一のデータ・バス４３と第一のアドレス・バ
ス４４によって複数のプロセッサーエレメント４１がメ
モリ４２に対して書き込みをする場合、調停手段４７が
働き唯一つのプロセッサ・エレメント４１がメモリ４２
に書き込みを行う。また、第二のデータ・バス４５と第
二のアドレス・バス４６によって複数のプロセッサ・エ
レメント４１がメモリ４２に対して読み出しする場合、
調停手段４８が働き唯一つのプロセッサ番エレメント４
１がメモリ４２から読み出しを行う。

この時、書き込み用のバスと読み出し用のバスに対する
調停はそれぞれ独立であり、共有メモリに対する書き込
みと読み出しは、同時に各々違うたプロセッサーエレメ
ントが行えることになる。

従って、プロセッサ・システム全体の処理速度は向上す
る。

発明の効果 上述の如く、同時に同一アドレスへの書き込みと読み出
しができるメモリを使用することによって、ＣＰＵの処
理速度、プロセッサ・エレメントの処理速度、引いては
プロセッサ・システム全体の処理速度が大幅に向上する
。

【図面の簡単な説明】

第１図は、本発明のメモリの一概略構成図、第２図は、
本発明のＣＰＵの一概略構成図、第３図は、本発明のプ
ロセッサ・エレメントの概略構成図、’１４図は、本発
明のプロセッサ曝システムの一概略構成図である。 １・・・・書き込み要求信号、２・・・・カウンタ、３
・・・・第一のバス、４・・・・第一のメモリ、５・・
・・第一の入力手段、６・・・・第二のメモリ、７・・
・・第二の入力手段、８・・・・読み出し要求信号、９
・・・・第二のバス、！Ｏ・・・・第一の出力手段、Ｉ
ｆ・・・・第二の出力手段、１２・・・・リセット信号
。 代理人の氏名　弁理士　栗野重孝　はか１名第 図 嬉 図

Claims (4)

【特許請求の範囲】
1. （１）書き込み要求信号や立ち下がりで更新される１ビ
   ットのカウンタと、前記カウンタの値が０でかつ前記書
   き込み要求信号が入力されている間に第一のバスからデ
   ータを取りこみ第一のメモリに格納する第一の入力手段
   と、前記カウンタの値が１でかつ前記書き込み要求信号
   が入力されている間に前記第一のバスからデータを取り
   こみ第二のメモリに格納する第二の入力手段と、前記カ
   ウンタの値が１でかつ読みだし要求信号が入力されてい
   る間に前記第一のメモリからデータを取りこみ第二のバ
   スに出力する第一の出力手段と、前記カウンタの値が０
   でかつ読みだし要求信号が入力されている間に前記第二
   のメモリからデータを取りこみ第二のバスに出力する第
   二の出力手段とを同一アドレス内に具備し、同一アドレ
   スに対する書き込みと読み出しを同時に行うことを特徴
   とするメモリ。
2. （２）第一のデータ・バスと第一のアドレス・バスに接
   続し、前記第一のアドレス・バスにアドレスを出力し、
   命令及びデータを前記第一のデータ・バスから内部の演
   算または記憶手段に入力する第一の入力手段と、前記内
   部の演算または記憶手段からデータを第二のデータ・バ
   スに出力すると同時に第二のアドレス・バスに対してア
   ドレスを出力する第一の出力手段を具備し、データの入
   出力を独立に制御することを特徴とするＣＰＵ。
3. （３）第一のアドレス・バスと第二のアドレス・バスに
   接続され、前記第一のアドレス・バスの入力によって指
   定されたアドレスに対し第一のデータ・バスからの入力
   データを格納し、かつ前記第二のアドレス・バスの入力
   によって指定されるアドレスから第二のデータ・バスに
   データを出力する特許請求の範囲第１項記載のメモリと
   、前記第一のデータ・バスと前記第一のアドレス・バス
   に対してそれぞれアドレスとデータを出力し、かつ前記
   第二のアドレス・バスに対しアドレスを出力し、そのア
   ドレスに対応するデータを前記第二のデータ・バスから
   入力する特許請求の範囲第２項記載のＣＰＵとを具備し
   、ＣＰＵとメモリ間のデータの受け渡しを二本の独立し
   たバスを使用することで行うことを特徴としたプロセッ
   サ・エレメント。
4. （４）複数の特許請求の範囲第３項記載のプロセッサ・
   エレメントと、前記複数のプロセッサ・エレメントの共
   有メモリとして働く特許請求の範囲第一項記載のメモリ
   と、それぞれの前記プロセッサ・エレメントと前記メモ
   リがデータ送信用の第一のデータ・バスと第一のアドレ
   ス・バスとデータ受信用の第二のデータ・バスと第二の
   アドレス・バスに接続され、前記データ受信用のバスに
   対する第一の調停手段と、前記データ受信用のバスに対
   する第二の調停手段とを具備し、複数のプロセッサ。エ
   レメント間のデータ通信を、送信用のバスと受信用のバ
   スの互いに独立したバスによって行うことを特徴とする
   プロセッサ・システム。