JPH02209764A - Microcomputer - Google Patents
MicrocomputerInfo
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- JPH02209764A JPH02209764A JP1272892A JP27289289A JPH02209764A JP H02209764 A JPH02209764 A JP H02209764A JP 1272892 A JP1272892 A JP 1272892A JP 27289289 A JP27289289 A JP 27289289A JP H02209764 A JPH02209764 A JP H02209764A
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Landscapes
- Semiconductor Memories (AREA)
- Microcomputers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータに関し、特にプルアッ
プ抵抗オプションを持つ外部端子を有するマイクロコン
ピュータに関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to microcomputers, and more particularly to microcomputers having external terminals with pull-up resistor options.
マイクロコンピュータの外部端子としてハ、トライステ
ート形式、フッシュプル形式、オープンドレイン形式等
の出力端子や、入力端子や、入出力端子がある。これら
の端子のうち、オプションでプルアップ抵抗やプルダウ
ン抵抗を接続てきるようにしたものがある。As external terminals of a microcomputer, there are output terminals, input terminals, and input/output terminals of tri-state type, push-pull type, open-drain type, etc. Some of these terminals allow you to connect a pull-up resistor or pull-down resistor as an option.
ところで、近年のＲＯＭ内蔵ワンチップマイクロコンピ
ュータは、内蔵ＲＯＭの面積の縮小化を計るために、イ
オン注入法を用いてＲＯＭを形成しているものが多い。Incidentally, in recent years, many one-chip microcomputers with a built-in ROM form the ROM using an ion implantation method in order to reduce the area of the built-in ROM.
こうしたマイクロコンピュータのオプションをアルミで
行うと、各ＲＯＭコードごとに、ＲＯＭを形成するため
のイオン注入工程用マスクと、オプション設定用のアル
ミニ程マスクの２枚を作成する必要がり、各コードごと
の処理が２倍になり、コストが高くなるという欠点があ
る。If these microcomputer options were made of aluminum, it would be necessary to create two masks for each ROM code: an ion implantation process mask for forming the ROM, and an aluminum mask for option settings. The drawback is that the processing is doubled and the cost is higher.
本発明のマイクロコンピュータは、イオン注入切換のト
ランジスタスイッチとプルアップまたはプルダウン抵抗
を有している。The microcomputer of the present invention has an ion implantation switching transistor switch and a pull-up or pull-down resistor.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の構成図である。本実施例は
、出力端子をＮｃｈオープンドレインか、Ｎｃｈオープ
ンドレイン＋プルアップ
ンによって切換が出来るように構成したものである。抵
抗１０２はポリシリ抵抗で出力用Ｎｃｈｌランシスタ１
０４の出力保護および外部からの静電破壊保護のために
付けられている。ダイオード１０５はＧＮＤに対し接続
され、端子に対しＧＮＤ以下の電圧が印加された場合の
保護用である。FIG. 1 is a block diagram of an embodiment of the present invention. This embodiment is configured so that the output terminal can be switched between Nch open drain and Nch open drain + pull-up. Resistor 102 is a polysilicon resistor and is Nchl transistor 1 for output.
It is attached to protect the output of 04 and to protect against electrostatic damage from the outside. The diode 105 is connected to GND for protection when a voltage lower than GND is applied to the terminal.
抵抗１０３はポリシリ抵抗でダイオード１０５に過大な
電流が流れない様にするために付けられている。抵抗１
０６，１０７はプルアップ抵抗で、抵抗１０６の一方は
ＶＤＤに、もう一方はＮｃｈトランジスタ１０８のソー
スに接続され抵抗１０７の一方は、同じくＮｃｈトラン
ジスタ１０８のドレインに、もう一方は、ダイオード１
０５，ポリシリ抵抗１０３に接続されている。Ｎｃｈ）
ランシスタ１０８はプルアップオプション切換用でイオ
ン注入を行うと、テプレショントランジスタとなり、ゲ
ートがＧＮＤレベルであるので、ＧＮＤからＶＤＤの範
囲でこのトランジスタは常に○Ｎ状態となり、この端子
は、Ｎｃｈオープントレイン＋プルアップ抵抗端子とな
る。次に、イオン注入を行わないと、Ｎｃｈトランジス
タ１０８はエンハンスメント型となり、常にＯＦＦする
のでこの端子はＮｃｈオープンドレイン出力端子なる。Resistor 103 is a polysilicon resistor and is provided to prevent excessive current from flowing through diode 105. resistance 1
06 and 107 are pull-up resistors, one of which is connected to VDD, the other to the source of the Nch transistor 108, one of which is connected to the drain of the Nch transistor 108, and the other is connected to the diode 1.
05, connected to the polysilicon resistor 103. Nch)
When ion implantation is performed on the run transistor 108 for switching the pull-up option, it becomes a depression transistor, and since the gate is at the GND level, this transistor is always in the ○N state in the range from GND to VDD, and this terminal is Nch open. Train + pull-up resistor terminal. Next, if ion implantation is not performed, the Nch transistor 108 becomes an enhancement type and is always turned off, so this terminal becomes an Nch open drain output terminal.
さらにこの場合、端子１０１にはＶＤＤに接続されたダ
イオードはなく、またトランジスタ１０４と１０８は同
一工程にて作られれば、これらのトランジスタの耐圧は
同じであり、トランジスタ１０８のソースがＶＤＤトラ
ンジスタ１０４のソースがＧＮＤであるので、端子１０
１の耐圧は、トランジスタ１０４の耐圧まで許される。Furthermore, in this case, there is no diode connected to VDD at terminal 101, and if transistors 104 and 108 are manufactured in the same process, the withstand voltages of these transistors are the same, and the source of transistor 108 is connected to VDD transistor 104. Since the source is GND, terminal 10
The breakdown voltage of 1 is allowed up to the breakdown voltage of the transistor 104.
次に、このような端子を構成した場合気を付けなくては
ならないのが、静電破壊対策であるが、本実施例では特
に、Ｎｃｈトランジスタ１０８をプルアップ抵抗１０６
，１０７ではさみ込みソースあるいはドレインからの破
壊電流を制限する一方、°ゲート電位をＧＮＤアルミ配
線から得るのではなく、ＧＮＤ電位とした半導体基板か
らその電位を供給することが望ましく、このとき、ＧＮ
Ｄアルミ配線から半導体基板を介し、トランジスタ１０
８のゲートに達するまでの抵抗は少くとも２にΩ以上必
要となる。Next, when configuring such a terminal, precautions must be taken to prevent electrostatic damage. In this embodiment, in particular, the Nch transistor 108 is connected to the pull-up resistor 106.
, 107 to limit the breakdown current from the interposed source or drain, it is desirable to supply the gate potential from the semiconductor substrate set to GND potential, rather than obtaining the gate potential from the GND aluminum wiring.
D From the aluminum wiring through the semiconductor substrate, the transistor 10
The resistance required to reach the gate of 8 is at least 2Ω or more.
第２図は本発明の第２の実施例の構成図である。FIG. 2 is a block diagram of a second embodiment of the present invention.
本実施例ではオプションでプルアップ抵抗付、プルダウ
ン抵抗付、抵抗なしを選択できる入力端子である。抵抗
２０２は入力保護用ポリシリ抵抗で片側は端子２０１で
あり、もう一方はダイオド２０３，２０４に接続し、信
号線２１０として入力される。抵抗２０５，２０６，２
０７はプルアップおよびプルダウン用のイオン注入抵抗
であり、切換用Ｎｃｈトランジスタ２０８にイオン注入
をした場合、端子２０１はプルアップ付入力端子となり
、一方Ｎｃｈトランジスタ２０９にイオン注入をした場
合はプルダウン付入力端子となり、イオン注入を行わな
い場合、抵抗なしの入力端子となる。In this embodiment, this is an input terminal that can be optionally selected with a pull-up resistor, with a pull-down resistor, or without a resistor. The resistor 202 is a polysilicon resistor for input protection, and one side is connected to the terminal 201 and the other side is connected to the diodes 203 and 204, and is input as a signal line 210. Resistance 205, 206, 2
07 is an ion implantation resistor for pull-up and pull-down, and when ions are implanted into the switching Nch transistor 208, the terminal 201 becomes an input terminal with a pull-up, whereas when ions are implanted into the N-channel transistor 209, it becomes an input terminal with a pull-down. If ion implantation is not performed, it becomes an input terminal without resistance.
第３図はＲ Ｏ Ｍを構成するＮＭＯＳトランジスタお
よびプルアップ抵抗またはプルタウン抵抗スイッチオプ
ションを構成するＮＭＯＳ）ランシスタがエンハンスメ
ント型である場合の一トランジスタの縦断面図である。FIG. 3 is a longitudinal cross-sectional view of one transistor when the NMOS transistor constituting R OM and the NMOS transistor constituting the pull-up resistor or pull-down resistor switch option are of the enhancement type.
３０１はトランジスタのゲートでありその下の３０５は
ゲート酸化膜。301 is the gate of the transistor, and 305 below it is a gate oxide film.
３０２はＰ型基板であり、３０３はＮ型フィールド、３
０４はフィールド窒化膜である。第４図は第３図のＮＭ
Ｏ８トランジスタにリンのイオン注入を行いデプレッシ
ョン型にしたときの縦断面図であり、第３図との相違点
は、ＮＭＯＳトランジスタのソースとドレイン間、すな
わち、ゲート酸化膜４０５の下に、リンのイオン注入を
行ったという点だけである。302 is a P type substrate, 303 is an N type field, 3
04 is a field nitride film. Figure 4 is the NM of Figure 3.
This is a vertical cross-sectional view when phosphorus ions are implanted into an O8 transistor to make it into a depletion type.The difference from FIG. The only difference is that ion implantation was performed.
第５図は、第４図のデプレッショントランジスタを形成
する場合のイオン注入工程時の縦断面図であり５０１が
このときのマスクパターンである。FIG. 5 is a longitudinal cross-sectional view during the ion implantation step when forming the depletion transistor of FIG. 4, and 501 is a mask pattern at this time.
第５図においてトランジスタ全面にマスクパターン５０
１を形成することによりエンハンスメント型トランジス
タとなる。また本図よりわかる様にイオン注入工程はゲ
ート形成より前の工程である。In FIG. 5, a mask pattern 50 is formed on the entire surface of the transistor.
1 becomes an enhancement type transistor. Furthermore, as can be seen from this figure, the ion implantation step is a step before gate formation.
以上説明したように本発明は、プルアップ、フルダウン
抵抗オプションの切換えに、イオン注入法を用いること
で、従来の方法では、各コードごとマスク２枚を要する
と考えられていたのに対し、マスク１枚で、製品を作る
ことが出来る効果がある。As explained above, the present invention uses ion implantation to switch between pull-up and full-down resistor options, whereas conventional methods require two masks for each code. It has the effect of allowing you to make a product with just one mask.
第１図は本発明の第一の実施例の構成図、第２図は第２
の実施例の構成図、第３図はエンハンスメント型ＮＭＯ
Ｓトランジスタの縦断面図、第４図はデプレッション型
ＮＭＯＳトランジスタの縦断面図、第５図はデプレッシ
ョン型トランジスタ形成のためのイオン注入工程時の縦
断面図である。
１０１．２０１・・・・・・外部端子、１０２，１０３
゜２０２・・・・・・ポリシリ抵抗、１０４・・・・・
・Ｎ ｃ ｈ出力用トランジスタ、１０５，２０３，２
０４・・・・・・ダイオード、１０６，１０７，２０５
，２０６゜２０７・・・・・・イオン注入抵抗、１０８
，２０８゜２０９・・・・・・スイッチオプション用Ｎ
ＭＯＳトランジスタ、１０９・・・・・・出力データ信
号線、２１０・・・・・入力データ信号線、３０１，４
０１・・・・・・ゲートポリシリ、３０２，４０２，５
０２・・・・・・Ｐ型基板、３０３．４０３，５０３・
・・・・・Ｎ＋拡散フィールド、３０４．４０４，５０
４・・・・・・フィールド窒化膜、３０５．４０５・・
・・・・ゲート酸化膜、５０１・旧・・イオン注入マス
クパターン、３０６，４０６・・・・・アルミ電極。
代理人 弁理士 内 原 晋
竿 １ 図
不 ２ 図
ＡＡン注入
ｌθ３
５ρ２
第
菌FIG. 1 is a configuration diagram of the first embodiment of the present invention, and FIG. 2 is a diagram of the second embodiment.
The configuration diagram of the embodiment, Fig. 3 is an enhancement type NMO.
FIG. 4 is a vertical cross-sectional view of an S transistor, FIG. 4 is a vertical cross-sectional view of a depletion type NMOS transistor, and FIG. 5 is a vertical cross-sectional view during an ion implantation process for forming a depletion type transistor. 101.201...External terminal, 102,103
゜202... Polysilicon resistor, 104...
・Nch output transistor, 105, 203, 2
04...Diode, 106, 107, 205
,206゜207...Ion implantation resistance, 108
,208゜209...N for switch option
MOS transistor, 109... Output data signal line, 210... Input data signal line, 301, 4
01...Gate policy, 302, 402, 5
02...P-type substrate, 303.403,503.
...N+diffuse field, 304.404,50
4...Field nitride film, 305.405...
・・・Gate oxide film, 501・Old ion implantation mask pattern, 306, 406・・・Aluminum electrode. Agent Patent Attorney Shinkan Uchihara 1 Not shown 2 Figure AAn injection lθ3 5ρ2 1st bacterium
Claims (3)
て、特にプルアップ抵抗またはプルダウン抵抗をスイッ
チオプションとする端子を有し、前記マイクロコンピュ
ータはプログラムメモリを内蔵し、このメモリおよびプ
ルアップ抵抗またはプルダウン抵抗スイッチオプション
をＭＯＳトランジスタで形成し、イオン注入法によりエ
ンハンスメント型かデプレッション型かにし、切換を行
うことを特徴とするマイクロコン ピュータ。(1) In a MOS integrated circuit formed on a semiconductor substrate, the microcomputer has a terminal with which a pull-up resistor or a pull-down resistor is a switch option; A microcomputer characterized in that a resistor switch option is formed with a MOS transistor and can be switched between an enhancement type and a depletion type using an ion implantation method.
アップ抵抗またはプルダウン抵抗スイッチオプションを
構成するＭＯＳトランジスタは、同一工程により形成さ
れ、エンハンスメント型がデプレッション型かを切換え
る工程は１つであることを特徴とする特許請求の範囲第
１項のマイクロコンピュータ。(2) The MOS transistor constituting the memory and the MOS transistor constituting the pull-up resistor or pull-down resistor switch option are formed in the same process, and there is only one process for switching between the enhancement type and the depletion type. A microcomputer according to claim 1.
ン抵抗と、前記外部導出端子と前記プルアップ抵抗また
はプルダウン抵抗との間に接続されイオン注入によって
エンハンスメント型かデプレッション型かにされるトラ
ンジスタとを備えることを特徴とするマイクロコンピュ
ータ。(3) It includes an external lead-out terminal, a pull-up resistor or a pull-down resistor, and a transistor connected between the external lead-out terminal and the pull-up resistor or pull-down resistor and made into an enhancement type or a depletion type by ion implantation. A microcomputer characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272892A JPH02209764A (en) | 1988-10-20 | 1989-10-20 | Microcomputer |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-265397 | 1988-10-20 | ||
| JP26539788 | 1988-10-20 | ||
| JP1272892A JPH02209764A (en) | 1988-10-20 | 1989-10-20 | Microcomputer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209764A true JPH02209764A (en) | 1990-08-21 |
Family
ID=26546955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272892A Pending JPH02209764A (en) | 1988-10-20 | 1989-10-20 | Microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209764A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106992775A (en) * | 2017-03-27 | 2017-07-28 | 深圳易能电气技术股份有限公司 | It is a kind of by negative voltage transition into zero level signal device and method |
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-
1989
- 1989-10-20 JP JP1272892A patent/JPH02209764A/en active Pending
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| CN106992775B (en) * | 2017-03-27 | 2020-11-10 | 深圳易能电气技术股份有限公司 | Device and method for converting negative voltage into zero level signal |
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