KR960001423Y1 - Esd improvement circuit - Google Patents
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Abstract
내용 없음.No content.
Description
제 1 도는 종래의 이에스디 회로도.1 is a conventional ISDI circuit diagram.
제 2 도는 본 고안 이에스디 회로도.2 is a circuit diagram of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 입/출력 공통패드 NM1-NM3 : 엔모스 트랜지스터10: input / output common pad NM1-NM3: NMOS transistor
PM1 : 피모스 트랜지스터 NOT1, NOT2 : 인버터PM1: PMOS transistor NOT1, NOT2: Inverter
D1 : 다이오드 Ri : 입력저항D1: Diode Ri: Input Resistance
본 고안은 이에스디(Electro Static Discharge) 회로에 관한것으로, 특히 입/출력 공통패드가 입력으로 사용될때 엔모스 및 피모스 트랜지스터를 플로팅구조로 만들어 정전기에 강하게 한 이에스디 개선회로에 관한 것이다.The present invention relates to an Electro Static Discharge (ESD) circuit, and more particularly, to an ESD improvement circuit which makes NMOS and PMOS transistors floating structure when the input / output common pad is used as an input, thereby making them resistant to static electricity.
제 1 도는 종래 이에스디 회로도로서, 이에 도시한 바와같이 입력과 출력 공통으로 사용되는 입/출력 공통패드(1)와, 상기 입/출력 공통패드(1)는 게이트 단자(G) 및 소스단자(S)가 접지측에 접속되어 있는 엔모스 트랜지스터(NM1)의 드레인 단자(D)에 접속되고, 상기 입/출력 공통패드(1)는 게이트 단자(G) 및 드레인 단자 (D)가 전원전압단(VCC)에 접속된 피모스 트랜지스터(PM1)의 소스 단자(S)에 접속되며, 상기 입/출력 공통패드(1)는 또한 저항(R) 및 다이오드(D1)통해 내부회로와 접속되어 구성된다.1 is a conventional ISD circuit diagram, and as shown therein, an input / output common pad 1 commonly used for input and output, and the input / output common pad 1 includes a gate terminal G and a source terminal ( S) is connected to the drain terminal D of the NMOS transistor NM1 connected to the ground side, and the input / output common pad 1 has a gate terminal G and a drain terminal D connected to a power supply voltage terminal. It is connected to the source terminal S of the PMOS transistor PM1 connected to the VCC, and the input / output common pad 1 is also configured to be connected to an internal circuit through the resistor R and the diode D1. .
이와같이 구성된 종래 회로의 작용에 관하여 설명하면 다음과 같다.Referring to the operation of the conventional circuit configured as described above is as follows.
우선 본 회로에서 말하는 입/출력 공통패드(1)라는 것은 입력과 출력역활을 동시에 수행하는 단자를 말하는 것이 아니고 패드에 입력과 출력핀을 만들어 놓고 출력으로 사용할 때는 입력핀을 플로팅 시키고, 입력으로 사용할 때는 엔모스 트랜지스터(NM1)의 게이트 단자(G)는 접지측에 연결하고 피모스 트랜지스터(PM1)의 게이트단자(G)는 전원전압단 (VCC)에 연결하여 사용하는 구조를 말한다.First of all, the input / output common pad (1) in this circuit does not refer to a terminal that simultaneously performs input and output roles, and when input and output pins are created on the pad and used as output, the input pins are floated and used as input In this case, the gate terminal G of the NMOS transistor NM1 is connected to the ground side, and the gate terminal G of the PMOS transistor PM1 is connected to the power supply voltage terminal VCC.
입/출력 공통으로 사용되는 입/출력 공통패드(1)가 입력으로 사용될매는 엔모스 트랜지스터(NM1)의 게이트단자(G)를 접지측에 연결하고, 피모스 트랜지스터(PM1)의 게이트 단자(G)는 전원전압단(VCC)에 연결하여 사용한다.The input / output common pad 1, which is commonly used for input / output, is connected to the gate terminal G of the NMOS transistor NM1 to the ground side, and the gate terminal G of the PMOS transistor PM1. ) Is connected to the power supply voltage terminal (VCC).
따라서, 단자(VSS)를 접지측(GND)에 접속하고 각 핀에 정전기를 인가하면 그 정전기가 접지측으로 흘러야되는데 엔모스 트랜지스터(NM1)가 오프되어 있기 때문에 접지측으로 흐르지 못하고 내부회로측으로 흐르게 되어 입/출력 공통패드(1)와 내부회로 사이에 연결된 저항(R) 및 다이오드(D1)가 파괴되거나 엔모스 트랜지스터(NM1)의 게이트(G) 산화막이 파괴된다.Therefore, when the terminal VSS is connected to the ground side GND and the static electricity is applied to each pin, the static electricity must flow to the ground side. However, since the NMOS transistor NM1 is turned off, it does not flow to the ground side and flows to the internal circuit side. The resistor R and the diode D1 connected between the output common pad 1 and the internal circuit are destroyed, or the oxide of the gate G of the NMOS transistor NM1 is destroyed.
또한, 단자(VSS)를 전원전압단(VCC)에 접속하고 각 핀에 정전기를 인가하면 그 정전기가 전원전압단(VCC)을 통해 흘려야 하는데 괴모스 트랜지스터(PM1)가 오프되어 있기 때문에 전원전압단(VCC)측으로 흐르지 못하고 내부회로측으로 흐르게 되어 입/출력 공통패드(1)와 내부회로 사이에 연결된 저항(R) 및 다이오드(D1)가 파괴되거나 피모스 트랜지스터(PM1)의 게이트(G) 산화막이 파괴된다.In addition, when the terminal VSS is connected to the power supply voltage terminal VCC and static electricity is applied to each pin, the static electricity must flow through the power supply voltage terminal VCC. Since the MOS transistor PM1 is turned off, the power supply voltage terminal The resistor R and the diode D1 connected between the input / output common pad 1 and the internal circuit are destroyed or the oxide of the gate G of the PMOS transistor PM1 does not flow to the VCC side. Destroyed.
이상에서 설명한 바와같이 종래의 회로는 입/출력 공통패드가 입력으로 사용될때는 정전기에 약한 문제점이있었다.As described above, the conventional circuit has a weak problem in static electricity when an input / output common pad is used as an input.
본 고안의 목적은 이러한 종래의 문제점을 해결하기 위해 입/출력 공통패드가 력으로 사용될때 엔모스 트랜지스터 및 피모스 트린지스터를 플로팅 구조로 만들어 정전기에 강하게 한 이에스디 개선회로를 제공하는데 있다.It is an object of the present invention to provide an ESD improvement circuit that makes NMOS transistors and PMOS transistors floating structure when input / output common pads are used as a force to solve such a conventional problem.
이하, 본 고안의 일실시예를 첨부한 제 2 도를 참조하여 상세히 설명하면 다음과 같다.Hereinafter, described in detail with reference to Figure 2 attached to an embodiment of the present invention.
제 2 도는 본 고안 이에스디 개선회로도로서, 이에 도시한 바와같이 전원전압단 (VCC)은 엔모스 트랜지스터(NM2) 의 드레인 단자(D)에 접속되고, 그 엔모스 트랜지스터(NM2)의 소스단자(S)는 소스단자(S)가 접지측과 접속된 엔모스 트랜지스터(NM3)의 드레인(D)에 접속되며, 그 엔모스 트랜지스터(NM2)의 게이트 단자(G)는 상기 엔모스 트랜지스터(NM3)의 게이트 단자(G)에 접속되고, 그 엔모스 트랜지스터(NM2)의 게이트 단자(G) 및 소스단자(S)는 인버터(NOT1)의 입력단자에 접속되고, 상기 인버터 (NOT1) 의 출력단자는 인버터(NOT2)의 입력단자에 접속됨과 아울러 소스단자(S)가 접지측과 접속된 엔모스 트랜지스터(NMl)의 게이트 단자(G)에 접속되고, 상기 인버터(NOT2)의 출력단자는 드레인 단자(D)가 전원전압(VCC)단과 접속된 피모스 트랜지스터(PM1)의 게이트 단자(G)에 접속되며, 그 피모스 트랜지스터 (PM1)의 소스 단자(S)는 상기 엔모스 트랜지스터(NM1)의 드레인 단자(D)에 접속되고, 입/출력 공통 패드(10)는 상기 피모스 트랜지스터(PM1)의 소스단자(S)에접속됨과 아울러 저항(R) 및 다이오드(D1)를 통해 내부회로와 접속되어 구성한다.FIG. 2 is an improved circuit diagram of the present invention, and as shown therein, the power supply voltage terminal VCC is connected to the drain terminal D of the NMOS transistor NM2, and the source terminal (NM2) of the NMOS transistor NM2. S is connected to the drain D of the NMOS transistor NM3 having the source terminal S connected to the ground side, and the gate terminal G of the NMOS transistor NM2 is connected to the NMOS transistor NM3. Is connected to the gate terminal G of the NMOS transistor NM2, the gate terminal G and the source terminal S are connected to the input terminal of the inverter NOT1, and the output terminal of the inverter NOT1 is an inverter. The source terminal S is connected to the gate terminal G of the NMOS transistor NMl connected to the ground side while the source terminal S is connected to the input terminal of NOT2, and the output terminal of the inverter NOT2 is connected to the drain terminal D. Is connected to the gate terminal G of the PMOS transistor PM1 connected to the power supply voltage VCC terminal. The source terminal S of the PMOS transistor PM1 is connected to the drain terminal D of the NMOS transistor NM1, and the input / output common pad 10 is connected to the PMOS transistor PM1. It is connected to the source terminal S and connected to the internal circuit through the resistor R and the diode D1.
이와같이 구성한 본 고안의 작용 및 효과에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings, the operation and effects of the present invention configured as described above are as follows.
먼저 접속점(n1, n2)의 전위가 인버터(NOT1)에 하이상태로 입력되도록 기설정해 준다. 그러면 인버터(NOT1)의출력은 로우상태가 되고, 이를 입력받은 인버터(NOT2)의 출력은 하이상태가 된다.First, the potentials of the connection points n1 and n2 are preset to be input to the inverter NOT1 in a high state. Then, the output of the inverter NOT1 goes low, and the output of the inverter NOT2 that has received the input goes high.
따라서, 상기 인버터(NOT1)의 로우신호를 게이트 단자(G)에 입력받은 엔모스 트랜지스터(NM1)는 플로팅 상태가되고, 상기 인버터(NOT2)의 하이신호를 게이트 단자(G)에 입력받은 피 모스 트랜지스터(PM1)도 플로팅 상태가 된다.Therefore, the NMOS transistor NM1 receiving the low signal of the inverter NOT1 to the gate terminal G is in a floating state, and the PMOS receiving the high signal of the inverter NOT2 to the gate terminal G. Transistor PM1 is also in a floating state.
이때, 단자(VSS)를 전원전압(VCC)에 접속하고 각 핀에 정전기를 인가하면 접속점(n4)의 노드가 플로팅되어 피모스 트랜지스터(PM1)로 전류(ip)가 흐르게 된다.At this time, when the terminal VSS is connected to the power supply voltage VCC and static electricity is applied to each pin, the node at the connection point n4 is floated so that the current ip flows to the PMOS transistor PM1.
또한, 단자(VSS)를 접지측(GND)에 접속하고 각 핀에 정전기를 인가하면 접속점(n3)의 노드가 플로팅되어 엔모스 트랜지스터(NM1)로 전류(in)가 흐르게 된다. 따라서, 내부회로, 저항(R), 다이오드(D1)및 모스 트랜지스터(PM1,NM1)가 보호된다.In addition, when the terminal VSS is connected to the ground side GND and static electricity is applied to each pin, the node at the connection point n3 is floated so that the current in flows to the NMOS transistor NM1. Therefore, the internal circuit, the resistor R, the diode D1, and the MOS transistors PM1 and NM1 are protected.
이상에서 상세히 설명한 바와같이 본 고안은 입/출력 공통패드를 입력으로 사용할 시 엔모스 트랜지스터 및 피모스 트랜지스터를 플로팅 구조로 만들어 정전기에 강한 효과가 있다.As described in detail above, the present invention has a strong effect on static electricity by making the NMOS transistor and the PMOS transistor into a floating structure when an input / output common pad is used as an input.
Claims (1)
Priority Applications (1)
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|---|---|---|---|
| KR2019930029900U KR960001423Y1 (en) | 1993-12-27 | 1993-12-27 | Esd improvement circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930029900U KR960001423Y1 (en) | 1993-12-27 | 1993-12-27 | Esd improvement circuit |
Publications (2)
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|---|---|
| KR950021808U KR950021808U (en) | 1995-07-28 |
| KR960001423Y1 true KR960001423Y1 (en) | 1996-02-15 |
Family
ID=19372901
Family Applications (1)
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|---|---|---|---|
| KR2019930029900U KR960001423Y1 (en) | 1993-12-27 | 1993-12-27 | Esd improvement circuit |
Country Status (1)
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| KR (1) | KR960001423Y1 (en) |
-
1993
- 1993-12-27 KR KR2019930029900U patent/KR960001423Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021808U (en) | 1995-07-28 |
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