KR100221612B1 - Bias adjusting circuit of cmos output buffer - Google Patents
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Abstract
본 발명은 입력신호를 게이트 단자에 입력받고 소정의 양전압을 소스단자에 입력받는 PMOS 트랜지스터와 상기 PMOS 트랜지스터와 드레인 단자를 공유하고 게이트 단자가 상기 PMOS 트랜지스터의 게이트 단자에 연결되어 있는 NMOS 트랜지스터로 구성되는 CMOS 출력버퍼에 관한 것으로 특히, 입력되는 제1 동작 제어신호가 하이상태일 경우 또는 제2동작제어신호가 로우 상태일 경우 턴온 동작하며 턴온 동작시 상기 양전압을 입력받아 상기 PMOS 트랜지스터에 바이어스 전압을 걸어주는 제1전송 게이트와, 입력되는 제1동작제어신호가 로우상태일 경우 또는 제2동작제어신호가 하이 상태일 경우 턴온 동작하며 턴온 동작시 상기 PMOS트랜지스터의 드레인 단자에 걸리는 전압을 상기 PMOS 트랜지스터에 바이어스 전압을 걸어주는 제2전송게이트와, 상기 PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 반전 데이터 입력단에 입력받고 상기 양전압을 비반전 데이터 입력단에 입력받아 비교하여 제1동작제어신호를 출력하는 비교기, 및 상기 비교기의 출력신호를 반전하여 제2동작제어신호를 출력하는 인버터로 구성되는 것을 특징으로 하는 CMOS 출력버퍼의 바이어스 조정 회로에 관한 것이다.The present invention comprises a PMOS transistor that receives an input signal at a gate terminal and a predetermined positive voltage at a source terminal, and an NMOS transistor that shares a drain terminal with the PMOS transistor and a gate terminal is connected to a gate terminal of the PMOS transistor. In particular, the present invention relates to a CMOS output buffer. In particular, when the input first operation control signal is in a high state or when the second operation control signal is in a low state, the CMOS output buffer is turned on and the positive voltage is input to the PMOS transistor during the turn-on operation. The first transfer gate and the first operation control signal to be turned on when the first operation control signal is in a low state or the second operation control signal is in a high state and the voltage applied to the drain terminal of the PMOS transistor during the turn-on operation of the PMOS A second transfer gate configured to apply a bias voltage to a transistor, and the PMOS transistor A comparator for inputting a voltage applied to the drain terminal of the output terminal to an inverting data input terminal and comparing the positive voltages to a non-inverting data input terminal and comparing the output voltage with a first operation control signal; A bias adjustment circuit of a CMOS output buffer, characterized by comprising an inverter for outputting a signal.
Description
제1도는 CMOS 회로의 단면 구조의 예시도.1 is an exemplary diagram of a cross-sectional structure of a CMOS circuit.
제2도는 제1도에 도시된 종래의 단면구성에 본 발명에 따라 부가된 회로를 비교하기 위하여 단면과 회로를 같이 도시한 예시도.2 is an exemplary view showing a cross section and a circuit together in order to compare a circuit added according to the present invention to the conventional cross section configuration shown in FIG.
제3도는 본 발명에 따른 CMOS 출력버퍼의 바이어스 조정 회로의 전체 회로 구성도.3 is an overall circuit diagram of a bias adjustment circuit of a CMOS output buffer according to the present invention.
본 발명은 CMOS로 구성된 출력 버퍼에서 전원보다 높은 전압이 출력단자에 인가될 경우 많은 리크 전류(Leak Current)가 흐르는 것을 방지하도록 바이어스 전압을 변화시켜 주기 위한 CMOS 출력버퍼의 바이어스 조정 회로에 관한 것이다.The present invention relates to a bias adjustment circuit of a CMOS output buffer for changing a bias voltage to prevent a large amount of leak current from flowing when a voltage higher than a power source is applied to an output terminal in an CMOS buffer.
일반적으로, CMOS 회로는 반도체 디바이스에서 입력 회로나 출력회로로 많이 사용되는데, 이러한 CMOS 출력 버퍼의 구성은 첨부한 제1도에 도시되어 있는 바와 같다.In general, CMOS circuits are frequently used as input circuits or output circuits in semiconductor devices, and the configuration of such CMOS output buffers is shown in the attached FIG.
제1도는 CMOS 회로의 단면 구조를 도시하고 있는데, P-형 기판위에 N-형 웰을 형성하고, 형성된 N-형 웰에 P＋형의 소스와 드레인 영역으로 구성된 PMOS와, 상기 N-형 웰의 바이어스를 잡아주는 N＋영역이 구비된다.The first turn there is shown a cross-sectional structure of the CMOS circuit, P-type N on a substrate to form a type well and, N formed-PMOS configured to type well to source and drain regions of P + type and the N-type well An N + region is provided to hold the bias of.
또한, 상기 N-형 웰이 형성되지 않은 P-형 기판의 임의의 영역에 N＋의 소스와 드레인 영역으로 구성된 NMOS와, P-형 기판의 바이어스를 잡아주는 P＋영역이 구비된다.Further, an NMOS composed of N + source and drain regions and an P + region for biasing the P − type substrate are provided in any region of the P − type substrate on which the N − type well is not formed.
상기와 같이 구성되는 종래 CMOS 출력버퍼의 동작을 살펴보면, 단면도에서 보듯이 N-웰에 구성된 PMOS에서 P+의 소스와 N-웰 바이어스를 잡아주는 N+영역에 동일한 전원(VDD)가 인가되고 있다.Is applied to the same power source (VDD) to the N + region for holding a well bias - Looking at the operation of a conventional CMOS output buffer that is configured as described above, as shown the N in the cross-sectional view - in PMOS configured in the well source and the N of P + .
이때, N+형 영역은 P+형 영역의 소스에서 N-웰로 주입되는 정공(Hole)을 끌어당김으로써, N-웰에 정공이 주입되어 웰 저항이 높아지는 것을 막아주며, 웰로 흐르는 기판전류가 과도하게 흐르는 것을 방지한다.At this time, the N + type region attracts holes injected into the N - well from the source of the P + type region, thereby preventing holes from being injected into the N - well to increase the resistance of the well, and the substrate current flowing into the well is excessive. To prevent it from flowing.
그러나, N-웰의 PMOS에 N-웰의 바이어스를 잡아주는 N+를 형성시켜 소스영역과 동일한 전원을 인가하더라도 출력단자에 걸리는 전압이 구동전압(VDD)보다 △V(예를 들어, 0.3V)이상의 바이어스 전위가 인가될 경우 리크 전류가 많이 흐르게 된다는 문제점이 발생되었다.However, even when the same power source as the source region is applied by forming N + which biases the N - well in the PMOS of the N - well, the voltage applied to the output terminal is ΔV (for example, 0.3V) than the driving voltage VDD. When more than a bias potential is applied, a large amount of leakage current flows.
상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 CMOS로 구성된 출력 버퍼에서 전원보다 높은 전압이 출력단자에 인가될 경우 많은 리크 전류(Leak Current)가 흐르는 것을 방지하도록 웰 Bias의 인가 전압을 변화시켜 주도록 구현한 회로이다.An object of the present invention to solve the above problems is to change the applied voltage of the well bias so as to prevent a large amount of leak current (flow) when a voltage higher than the power is applied to the output terminal in the CMOS output buffer It is a circuit implemented to give.
상기 목적을 달성하기 위한 본 발명의 특징은, 입력신호를 게이트 단자에 입력받고 소정의 양전압을 소스단자에 입력받는 PMOS 트랜지스터와 상기 PMOS 트랜지스터와 드레인 단자를 공유하고 게이트 단자가 상기 PMOS 트랜지스터의 게이트 단자에 연결되어 있는 NMOS 트랜지스터로 구성되는 CMOS 출력버퍼에 있어서, 입력되는 제1동작제어신호가 하이상태일 경우 또는 제2동작제어신호가 로우 상태일 경우 턴온 동작하며 턴온 동작시 상기 양전압을 입력받아 상기 PMOS 트랜지스터에 바이어스 전압을 걸어주는 제1전송게이트와, 입력되는 제1동작제어신호가 로우상태일 경우 또는 제2동작제어신호가 하이 상태일 경우 턴온 동작하며 턴온 동작시 상기 PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 상기 PMOS 트랜지스터에 바이어스 전압을 걸어주는 제2전송게이트와, 상기 PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 반전 데이터 일력단에 입력받고 상기 양전압을 비반전 데이터 입력단에 입력받아 비교하여 제1동작제어신호를 출력하는 비교기 및 상기 비교기의 출력신호를 반전하여 제2동작제어신호를 출력하는 인버터로 구성되는 데 있다.A feature of the present invention for achieving the above object is a PMOS transistor that receives an input signal at a gate terminal and a predetermined positive voltage at a source terminal, and shares the drain terminal and the PMOS transistor, the gate terminal of the gate of the PMOS transistor In a CMOS output buffer consisting of an NMOS transistor connected to a terminal, when the input first operation control signal is in a high state or when the second operation control signal is in a low state, it is turned on and inputs the positive voltage during a turn-on operation. A first transfer gate that applies a bias voltage to the PMOS transistor, and a turn-on operation when the input first operation control signal is in a low state or when the second operation control signal is in a high state and drains the PMOS transistor during a turn-on operation. A second transfer voltage for biasing the voltage across the terminal to the PMOS transistor A comparator for inputting a voltage applied to a drain terminal of the PMOS transistor to an inverting data output terminal and comparing the positive voltage to a non-inverting data input terminal to output a first operation control signal and inverting an output signal of the comparator The inverter is configured to output a second operation control signal.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
제2도는 제1도에 도시된 종래의 단면구성에 부가된 회로를 비교하기 위하여 단면과 회로를 같이 도시한 예시도이며, 제3도는 본 발명에 따른 CMOS 출력버퍼의 바이어스 조정 회로의 전체 회로 구성도이다.2 is an exemplary view showing a cross section and a circuit together in order to compare the circuits added to the conventional cross sectional structure shown in FIG. 1, and FIG. 3 is a whole circuit configuration of a bias adjustment circuit of a CMOS output buffer according to the present invention. It is also.
즉, 제3도는 제2도를 완전하게 회로로만 도시한 것이다. 제3도를 참조하여 본 발명에 따른 CMOS 출력버퍼의 바이어스 조정회로의 구성을 살펴보면, 입력신호를 게이트 단자에 입력받고 소정의 양전압(VDD)을 소스단자에 입력받는 PMOS 트랜지스터(PA)와, 상기 PMOS 트랜지스터(PA)와 드레인 단자를 공유하고 게이트 단자가 상기 PMOS 트랜지스터(PA)의 게이트 단자에 연결되어 있는 NMOS 트랜지스터(NA)와, 상기 양전압(VDD)을 입력받아 턴 온동작시 상기 PMOS 트랜지스터(PA)에 바이어스 전압을 걸어주는 제1전송게이트(TMA)와, 상기 PMOS 트랜지스터(PA)의 드레인 단자에 걸리는 전압을 입력받아 턴 온동작시 상기 PMOS 트랜지스터(PA)에 바이어스 전압을 걸어주는 제2전송게이트(TMB)와, 상기 PMOS 트랜지스터(PA)의 드레인 단자에 걸리는 전압을 반전 데이터 입력단에 입력받고 상기 양전압(VDD)을 비반전 데이터 입력단에 입력받아 비교하여 출력하는 비교기(OP), 및 상기 비교기(OP)의 출력신호를 반전하여 출력하는 인버터(INV)로 구성되어 있다.That is, FIG. 3 shows FIG. 2 completely as a circuit. Referring to FIG. 3, a configuration of a bias adjustment circuit of a CMOS output buffer according to the present invention includes: a PMOS transistor PA receiving an input signal at a gate terminal and a predetermined positive voltage VDD at a source terminal; The PMOS is shared with the PMOS transistor PA and a NMOS transistor NA having a gate terminal connected to the gate terminal of the PMOS transistor PA, and the positive voltage VDD is turned on to operate the PMOS transistor. A bias voltage is applied to the PMOS transistor PA during a turn-on operation by receiving a voltage applied to a first transfer gate TMA that applies a bias voltage to the transistor PA and a drain terminal of the PMOS transistor PA. The voltage applied to the second transfer gate TMB and the drain terminal of the PMOS transistor PA is input to the inverting data input terminal, and the positive voltage VDD is input to the non-inverting data input terminal. And it consists of a comparator (OP), and an inverter (INV) for inverting and outputting an output signal of the comparator (OP) to the output.
이때, 상기 제1, 제2전송게이트(TMA, TMB)는 상기 비교기(OP)와 인버터(INV)의 출력신호에 따라 턴 온/오프 동작하는데, 제1전송게이트(TMA)는 상기 비교기(OP)의 출력이 하이상태일 경우와 상기 인버터(INV)의 출력이 로우 상태일 경우 턴온 동작한다.In this case, the first and second transfer gates TMA and TMB are turned on / off according to the output signals of the comparator OP and the inverter INV, and the first transfer gate TMA is the comparator OP. ) Is turned on when the output of the inverter is high and the output of the inverter INV is low.
또한, 제2전송게이트(TMB)는 상기 비교기(OP)의 출력이 로우상태일 경우와 상기 인버터(INV)의 출력이 하이 상태일 경우 턴온 동작한다.In addition, the second transfer gate TMB is turned on when the output of the comparator OP is low and when the output of the inverter INV is high.
상기와 같이 구성되는 본 발명에 따른 CMOS 출력버퍼의 바이어스 조정 회로의 동작을 첨부한 제2도를 참조하여 살펴보면 다음과 같다.The operation of the bias adjustment circuit of the CMOS output buffer according to the present invention configured as described above will be described with reference to FIG. 2.
출력단자에 PMOS 트랜지스터(PA)의 소오스 단자에 걸리는 전원보다 낮은 전압이 인가될 경우에는 N-웰 바이어스를 잡아주는 N+영역에는 PMOS 트랜지스터(PA)의 소오스와 동일한 전원이 인가되도록 제1전송 게이트(TMA)이 온동작된다.When a voltage lower than the power applied to the source terminal of the PMOS transistor PA is applied to the output terminal, the first transfer gate is applied such that the same power source as that of the source of the PMOS transistor PA is applied to the N + region that holds N - well bias. (TMA) is on.
이때, 상기 출력단자에서 PMOS 트랜지스터(PA)의 소오스 단자에 인가되는 전원보다 높은 전압이 검출되는 경우 비교기(OP)에서 출력되는 신호가 로우상태로 전환되면서 상기 제1전송 게이트(TMA)가 턴오프되며, 출력단에 걸리는 전압이 N-웰 바이어스를 잡아주는 N+영역에 인가되도록 제2전송게이트(TMB)가 온작동한다.At this time, when a voltage higher than the power applied to the source terminal of the PMOS transistor PA is detected at the output terminal, the signal output from the comparator OP is switched to a low state, and the first transfer gate TMA is turned off. and, the voltage across the output stage N - operates the N + second transmission gate (TMB) to be applied to the area for holding the well bias on.
그에 따라, N+영역에 상기 PMOS 트랜지스터(PA)의 소오스 단자에 인가되는 전원보다 높은 전압이 인가됨으로 출력단자에 걸리는 전압이 상기 PMOS 트랜지스터(PA)의 소오스 단자에 인가되는 전원보다 높은 전압이 인가되더라도 PMOS 트랜지스터(PA)의 한계전압이 아래의 식에 따라 변화하게 된다.Accordingly, a voltage higher than the power applied to the source terminal of the PMOS transistor PA is applied to the N + region so that a voltage applied to the output terminal is higher than the power applied to the source terminal of the PMOS transistor PA. Even if the limit voltage of the PMOS transistor PA is changed according to the following equation.
따라서, 상기 식에서에서의 값이 커짐으로 상기 식에 따른 PMOS 트랜지스터(PA)의 한계전압이 증가하는 결과가 되어 리크 전류가 많이 흐르는 것을 방지해 준다.Therefore, in the above formula in As the value of is increased, the limit voltage of the PMOS transistor PA according to the above expression is increased, thereby preventing a large amount of leakage current from flowing.
상술한 바와 같이 동작하는 본 발명에 따른 CMOS 출력버퍼의 바이어스 조정 회로를 제공하면, PMOS 트랜지스터의 N-웰 바이어스를 잡아주는 N+영역에 인가되는 전압이 출력단에 걸리는 전압에 따라 가변됨으로써 출력단자에 매우 높은 전압이 인가되더라도 리크 전류가가 많이 흐르지 못하도록 하게 된다.According to the bias adjustment circuit of the CMOS output buffer according to the present invention operating as described above, the voltage applied to the N + region for holding the N - well bias of the PMOS transistor is varied according to the voltage applied to the output terminal to the output terminal Even if a very high voltage is applied, the leakage current does not flow much.
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