KR0179911B1 - Three state logic circuit of semiconductor memory - Google Patents

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KR0179911B1 KR1019960012612A KR19960012612A KR0179911B1 KR 0179911 B1 KR0179911 B1 KR 0179911B1 KR 1019960012612 A KR1019960012612 A KR 1019960012612A KR 19960012612 A KR19960012612 A KR 19960012612A KR 0179911 B1 KR0179911 B1 KR 0179911B1
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문정환
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Abstract

본 발명은 반도체 메모리의 3상태 로직회로에 관한 것으로, 종래에는 백 바이어스 효과(back bias effect)에 의하여 피크전압(VPP)에서 전원전압(VCC)으로 끌어내리지 못하는 문제점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a three-state logic circuit of a semiconductor memory, and has conventionally failed to pull the peak voltage VPP from the power supply voltage VCC due to a back bias effect.

따라서, 본 발명은 로우 드레쉬홀드 전압용 엔모스 트랜지스터와 노말 드레쉬홀드 전압용 엔모스 트랜지스터를 사용하여 로우 드레쉬홀드 전압용 엔모스 트랜지스터만을 사용했을 경우보다 누설전류가 적게 흐르도록 하고, 로우 드레쉬홀드 전압용 엔모스 트랜지스터의 경우 롱 채널을 사용해야 하므로 생기는 풀-업시의 속도 저하현상을 효과적으로 방지하고, 파워의 소비를 감소시키도록 한다.Therefore, the present invention uses the low threshold voltage NMOS transistor and the normal threshold voltage NMOS transistor so that the leakage current flows less than when only the low threshold voltage NMOS transistor is used. In the case of the threshold voltage NMOS transistor, the long channel must be used, thereby effectively preventing the slow-down speed caused by the pull-up and reducing the power consumption.

Description

반도체 메모리의 3상태 로직회로3-state logic circuit of semiconductor memory

제1도 및 제3도는 종래 반도체 메모리의 3상태 로직 회로도.1 and 3 are three state logic circuit diagrams of a conventional semiconductor memory.

제2도는 제1도에서, 각 부의 입출력 파형도.2 is an input / output waveform diagram of each part in FIG.

제4도는 제3도에서, 각 부의 입출력 파형도.4 is an input / output waveform diagram of each part in FIG.

제5도는 백 바이어스(back bias)효과를 설명하기 위한 회로도.5 is a circuit diagram for explaining a back bias effect.

제6도는 본 발명 반도체 메모리의 3상태 로직 회로도.6 is a three-state logic circuit diagram of the semiconductor memory of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

T1, T3 : 피모스 트랜지스터 T2, T4 : 엔모스 트랜지스터T1, T3: PMOS transistor T2, T4: NMOS transistor

TL: 로우 드레쉬홀드 전압용 엔모스 트랜지스터T L : NMOS transistor for low threshold voltage

TN: 노말 드레쉬홀드 전압용 엔모스 트랜지스터T N : NMOS transistor for normal threshold voltage

본 발명은 반도체 메모리에서 셀 블록(cell block)을 선택하기 위한 3상태 로직 회로에 관한 것으로, 특히 접지측 전압(VSS)에서 피크전압(VPP)까지 스윙할 때 소모되는 파워를 줄이기 위하여 전원전압(VCC)을 이용하여 그 스윙폭을 줄임과 아울러 노말 드레쉬홀드 전압과 로우 드레쉬홀드 전압을 갖는 엔모스 트랜지스터를 대치하여 사용함으로써 백 바이어스 효과의 영향을 받지 않도록 한 반도체 메모리의 3상태 로직회로에 관한 것이다.The present invention relates to a three-state logic circuit for selecting a cell block in a semiconductor memory, and more particularly, to reduce power consumed when swinging from the ground side voltage VSS to the peak voltage VPP. VCC) is used to reduce the swing width and to replace the NMOS transistors with the normal threshold voltage and the low threshold voltage so that they are not affected by the back bias effect. It is about.

종래 반도체 메모리의 3상태 로직회로는, 제1도에 도시된 바와 같이, 전원전압단(VCC)과 접지측(VSS) 사이에 피모스 트랜지스터(T1)와 엔모스 트랜지스터(T2)(T4)가 직렬연결되고, 상기 피모스 및 엔모스 트랜지스터(T1)(T4)의 게이트레 입력단(IN)이 공통으로 연결되고, 상기 엔모스 트랜지스터(T2)의 게이트는 인에이블신호(EN)를 반전시키는 낫게이트(I1)가 연결됨과 동시에 드레인이 피크전압단(VPP)에 접속된 피모스 트랜지스터(T3)의 게이트에 연결되고, 상기 엔모스 트랜지스터(T2)(T4)의 드레인-소오스 접속점과 피모스 트랜지스터(T3)의 소오스가 최종출력단(OUT)에 연결되며, 상기 피모스 트랜지스터(T3)의 게이트와 드레인이 연결되어 구성된다.In the three-state logic circuit of the conventional semiconductor memory, as shown in FIG. 1, the PMOS transistor T1 and the NMOS transistor T2 and T4 are connected between the power supply voltage terminal VCC and the ground side VSS. Sequentially connected, the gate input terminal IN of the PMOS and NMOS transistors T1 and T4 are commonly connected, and the gate of the NMOS transistor T2 is sickle for inverting the enable signal EN. At the same time as the gate I1 is connected, the drain is connected to the gate of the PMOS transistor T3 connected to the peak voltage terminal VPP, and the drain-source connection point and the PMOS transistor of the NMOS transistor T2 and T4 are connected. A source of T3 is connected to the final output terminal OUT, and a gate and a drain of the PMOS transistor T3 are connected to each other.

또 다른 구성은, 제3도에 도시된 바와같이, 직렬연결된 피모스 및 엔모스 트랜지스터(T1,T4)(T2,T5)(T3,T6)은 서로 병렬연결되고, 상기 피모스 트랜지스터(T1,T2,T3)의 드레인은 피크전압단(VPP)에 공통으로 연결되고, 인에이블신호 입력단(EN)과 이 신호를 반전시키는 낫게이트(I2)는 각각 엔모스 트랜지스터(T4)(T5)의 게이트에 연결되고, 상기 피모스 및 엔모스 트랜지스터(T1,T4)(T2,T5)의 소오스 공통점은 피모스 트랜지스터(T2)(T1)의 게이트에 연결되고, 상기 피모스 및 엔모스 트랜지스터(T3)(T6)의 게이트 공통점은 상기 피모스 및 엔모스 트랜지스터(T2)(T5)의 소오스 공통점에 연결되고, 상기 피모스 및 엔모스 트랜지스터(T3)(T6)의 소오스 공통점은 최종출력단(OUT)에 연결되고, 상기 엔모스 트랜지스터(T6)의 드레인은 입력단(IN)과 연결되어 구성된다.In another configuration, as shown in FIG. 3, the PMOS and NMOS transistors T1 and T4 (T2 and T5) (T3 and T6) connected in series are connected in parallel to each other, and the PMOS transistors T1, The drains of T2 and T3 are commonly connected to the peak voltage terminal VPP, and the enable signal input terminal EN and the knock gate I2 for inverting the signal are respectively gates of the NMOS transistors T4 and T5. Is connected to the PMOS transistor and the NMOS transistors T1 and T4 (T2 and T5), the source common point is connected to the gate of the PMOS transistor T2 and T1, and the PMOS and NMOS transistor T3 The gate common point of T6 is connected to the source common point of the PMOS and NMOS transistors T2 and T5, and the source common point of the PMOS and NMOS transistors T3 and T6 is connected to the final output terminal OUT. The drain of the NMOS transistor T6 is connected to the input terminal IN.

이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.Looking at the conventional technology configured as described above are as follows.

제2도의 A구간 (a)(b)에서와 같이 입력(IN)과 인에이블신호(EN)가 각각 하이, 로우상태이면 피모스 트랜지스터(T1)(T3)는 오프되고, 엔모스 트랜지스터(T2)(T4)는 온되어 최종출력(OUT)은 (c)에서와 같이 상기 엔모스 트랜지스터(T4)를 통해 VSS전압이 걸리게 된다.As shown in section A (a) and (b) of FIG. 2, when the input IN and the enable signal EN are high and low, respectively, the PMOS transistors T1 and T3 are turned off and the NMOS transistor T2 is turned off. (T4) is turned on so that the final output (OUT) is applied to the VSS voltage through the NMOS transistor T4 as in (c).

이때 제2도에서 B구간 (a)에서와 같이 입력(IN)신호가 하이상태에서 로우상태로 바뀌면 엔모스 트랜지스터(T4)는 오프되고, 피모스 트랜지스터(T1)가 온되므로 최종출력(OUT)은 (c)에서와 같이 피모스 트랜지스터(T1)와 엔모스 트랜지스터(T2)를 순차적으로 통해 VCC 전압까지 올라간다.At this time, when the input IN signal is changed from the high state to the low state as in section B of FIG. 2, the NMOS transistor T4 is turned off and the PMOS transistor T1 is turned on, so the final output OUT is performed. As shown in (c), the PMOS transistor T1 and the NMOS transistor T2 are sequentially raised to the VCC voltage.

이와같은 상태에서 제2도의 C구간 (b)에서와 같이, 인에이블신호(EN)만 로우상태에서 하이상태로 바뀌면 노드N4가 로우상태로 되어 엔모스 트랜지스터(T2)가 오프되고, 피모스 트랜지스터(T3)가 온되어 VCC 전압 대신 상기 피모스 트랜지스터(T3)를 통한 VPP 전압이 (c)에서와 같이 최종출력(OUT)이 올라간다.In this state, when only the enable signal EN is changed from the low state to the high state as in the section C of FIG. 2, the node N4 goes low to turn off the NMOS transistor T2 and the PMOS transistor. (T3) is turned on so that the VPP voltage through the PMOS transistor T3 instead of the VCC voltage rises to the final output OUT as in (c).

다시 인에이블신호(EN)가 로우상태로 되면 엔모스 트랜지스터(T2) 및 피모스 트랜지스터(T3)의 동작이 바뀌어 최종출력(OUT)이 VCC로 된다.When the enable signal EN is turned low again, the operations of the NMOS transistor T2 and the PMOS transistor T3 are changed, and the final output OUT becomes VCC.

이 상태에서 입력신호(IN)가 하이상태로 되면 최종출력(OUT)은 초기상태와 같은 VSS 전압까지 내려간다.In this state, when the input signal IN goes high, the final output OUT goes down to the same VSS voltage as the initial state.

그리고, 제3도에 도시한 반도체 회로의 동작을 살펴보면, 제4도의 (a)에서와 같은 입력(IN)이 엔모스 트랜지스터(T6)의 소오스에 VCC로 인가될 때 (b)에서와 같이 인에이블신호(EN)가 하이상태라면, 엔모스 트랜지스터(T4)가 온되어 노드 N2를 로우로 끌어내려 피모스 트랜지스터(T2)를 턴온시킨다.Referring to the operation of the semiconductor circuit shown in FIG. 3, the input IN as shown in (a) of FIG. 4 is applied as VCC to the source of the NMOS transistor T6 as shown in (b). If the enable signal EN is in a high state, the NMOS transistor T4 is turned on to pull the node N2 low to turn on the PMOS transistor T2.

엔모스 트랜지스터(T5)는 인에이블신호(EN)가 낫게이트(I1)를 통해 반전된 로우 입력을 받아 오프 상태이므로 노드 N3은 VPP까지 올라간다.Since the enable signal EN receives the low input inverted through the knock gate I1, the NMOS transistor T5 goes up to VPP.

따라서, 엔모스 트랜지스터(T6)가 온되어 최종출력(OUT)은 VSS 상태에 있게 된다.Therefore, the NMOS transistor T6 is turned on so that the final output OUT is in the VSS state.

이때 최종출력(OUT)은 입력(IN)의 변화에 같이 변화하므로 입력(IN)이 VCC로 되면 출력(OUT)은 VCC가 된다.At this time, since the final output (OUT) changes with the change of the input (IN), the output (OUT) becomes VCC when the input (IN) becomes VCC.

또한, 인에이블신호(EN)가 (b)에서와 같이 하이상태에서 로우상태로 되면, 엔모스 트랜지스터(T4)는 오프되고 엔모스 트랜지스터(T5)가 온되어 노드N3가 로우로 떨어지게 된다.Further, when the enable signal EN goes from the high state to the low state as in (b), the NMOS transistor T4 is turned off and the NMOS transistor T5 is turned on so that the node N3 falls to the low state.

결국 노드 N3에 연결된 피모스 트랜지스터(T1)(T3)는 온되고, 엔모스 트랜지스터(T6)는 오프되어 입력(IN)의 상태에 관계없이 최종출력(OUT)은 VPP전압으로 올라간다.As a result, the PMOS transistor T1 (T3) connected to the node N3 is turned on, the NMOS transistor T6 is turned off, and the final output OUT goes up to the VPP voltage regardless of the state of the input IN.

다시 입력(IN)은 VCC이고 인에이블신호(EN)가 하이로 변하면 엔모스 트랜지스터(T4)→피모스 트랜지스터(T2)→엔모스 트랜지스터(T6)를 통해 최종출력(OUT)은 VCC전압으로 된다.When the input IN is again VCC and the enable signal EN is changed to high, the final output OUT becomes the VCC voltage through the NMOS transistor T4-> PMOS transistor T2-> NMOS transistor T6. .

이때 입력(IN)이 VSS로 되면 최종출력(OUT)은 VSS로 된다.At this time, if the input IN becomes VSS, the final output OUT becomes VSS.

제5도는 기판이 접지(Ground)로 연결되어 있고, 소오스에 외부 바이어스가 인가되거나 그와 전기적으로 등가인 리버스 백 게이트 바이어스(reverse back gate bias)가 인가될 때를 나타내었다.FIG. 5 shows when the substrate is connected to ground and when an external bias is applied to the source or an electrically equivalent reverse back gate bias is applied thereto.

상기에서와 같은 경우 드레쉬홀드 전압이 증가하는 것을 백 바이어스 효과라 한다.In this case, an increase in the threshold voltage is referred to as a back bias effect.

그러나, 상기에서와 같은 종래기술에 있어서, 최종출력이 피크전압(VPP)에서 전원전압(VCC)으로 내려올 때 출력노드에 연결된 엔모스 트랜지스터의 소오스 즉, 제1도에서 노드 N3와 제3도에서 엔모스 트랜지스터(T6)의 소오스가 전원전압(VCC)이 되어 접지전압(VSS)일 때 보다 백 게이트 바이어스전압(VBG)이 높아져 모스(MOS)의 공핍층을 넓히고 반전상태에 도달하기 까지 더 많은 차지(charge)를 더하기 때문에 드레쉬홀드 전압이 높아진다.However, in the prior art as described above, the source of the NMOS transistor connected to the output node when the final output falls from the peak voltage VPP to the power supply voltage VCC, i.e., in nodes N3 and 3 in FIG. The source of the NMOS transistor T6 becomes the power supply voltage VCC and the back gate bias voltage VBG becomes higher than when the ground voltage VSS is used to widen the depletion layer of the MOS and reach more inversion states. Since the charge is added, the threshold voltage is increased.

따라서, VGS전압(VPP-VCC)이 드레쉬홀드 전압(Vt)을 만족하지 못해 제1도의 엔모스 트랜지스터(T2)와 제3도의 엔모스 트랜지스터(T6)를 온시키지 못하여 제2도 및 제4도에서와 같이 최종출력을 전원전압(VCC)으로 끌어내리지 못하게 된다.Accordingly, the VGS voltages VPP-VCC do not satisfy the threshold voltage Vt, and thus the NMOS transistor T2 of FIG. 1 and the NMOS transistor T6 of FIG. 3 cannot be turned on. As shown in the figure, the final output cannot be brought down to the power supply voltage VCC.

이를 해결하기 위하여 로우 드레쉬홀드 전압용 엔모스 트랜지스터를 사용할 수 있는데, 로우 드레쉬홀드 전압용 엔모스 트랜지스터는 롱 채널(long channel)이기 때문에 게이트 로딩의 증가와 누설전류가 증가하는 문제점이 있다.In order to solve this problem, an NMOS transistor for a low threshold voltage may be used. Since the NMOS transistor for a low threshold voltage is a long channel, there is a problem in that the gate loading is increased and the leakage current is increased.

따라서, 상기의 문제점을 해소하기 위한 본 발명의 목적은 백 바이어스 효과의 영향을 받는 부분을 노말 드레쉬홀드 전압용 엔모스 트랜지스터와 로우 드레쉬홀드 전압용 엔모스 트랜지스터로 대치하여 사용함으로써 피크전압에서 전원전압으로의 레벨 다운동작이 이루어지도록 한 반도체 메모리의 3상태 로직회로를 제공함에 있다.Accordingly, an object of the present invention to solve the above problems is to replace the portion affected by the back bias effect with an NMOS transistor for a normal threshold voltage and an NMOS transistor for a low threshold voltage, thereby reducing the peak voltage. The present invention provides a three-state logic circuit of a semiconductor memory for performing a level down operation to a power supply voltage.

상기 목적을 달성하기 위한 본 발명 반도체 메모리의 3상태 로직회로는, 제6도에 도시한 바와같이, 전원전압단(VCC)과 드레인이 접속된 피모스 트랜지스터(T1)의 소오스는 병렬연결된 로우 및 노말 드레쉬홀드용 엔모스 트랜지스터(TL)(TN)의 소오스와 공통으로 연결하고, 상기 로우 및 노말 드레쉬홀드용 엔모스 트랜지스터(TL)(TN)의 공통 드레인은 엔모스 트랜지스터(T4)와 연결함과 동시에 최종출력단(OUT)에 연결하고, 상기 피모스 및 엔모스 트랜지스터(T1)(T4)의 게이트는 입력단(IN)과 공통으로 연결하고, 상기 로우 및 노말 드레쉬홀드용 엔모스 트랜지스터(TL)(TN)의 게이트는 인에이블신호(EN)를 반전시키는 낫게이트(I3)와 연결함과 동시에 피크전압단(VPP)과 드레인이 연결된 피모스 트랜지스터(T3)의 게이트에 연결하고, 드레인과 게이트가 연결된 상기 피모스 트랜지스터(T3)의 소오스는 최종출력(OUT)에 연결하여 구성한다.In the three-state logic circuit of the semiconductor memory of the present invention for achieving the above object, as shown in FIG. 6, the source of the PMOS transistor T1 to which the power supply voltage terminal VCC and the drain are connected is connected in a row and n drain sh yen for the hold MOS transistor (T L) (T n) of the common drain of NMOS transistor of the source and the commonly connected, and the low and normal drain sh yen for the hold MOS transistor (T L) (T n) And a gate of the PMOS and NMOS transistors T1 and T4 in common with the input terminal IN, and the low and normal thresholds. The PMOS transistor T3 having the gate of the NMOS transistor T L (T N ) connected to the sick gate I3 for inverting the enable signal EN and having a peak voltage terminal VPP and a drain connected thereto. Connected to the gate of the drain and the gate To bloom the source of the MOS transistor (T3) is configured to connect to the final output (OUT).

이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.When described in detail with respect to the operation and effect of the present invention configured as described above.

입력(IN)과 인에이블신호(EN)가 각각 하이, 로우상태이면 엔모스 트랜지스터(T4)는 턴온되고, 로우 및 노말 드레쉬홀드 전압용 엔모스 트랜지스터(TL)(TN)는 낫게이트(I3)에 의해 반전된 하이신호에 의해 또한 턴온된다.When the input IN and the enable signal EN are high and low, respectively, the NMOS transistor T4 is turned on, and the NMOS transistors T L (T N ) for the low and normal threshold voltages are better gates. It is also turned on by the high signal inverted by (I3).

그러면, 최종출력(OUT)은 엔모스 트랜지스터(T4)를 통한 접지전압(VSS)이 된다.Then, the final output OUT becomes the ground voltage VSS through the NMOS transistor T4.

이때 입력(IN)이 하이에서 로우상태로 바뀌면, 상기 엔모스 트랜지스터(T4)가 오프되고 피모스 트랜지스터(T1)가 온되어 최종출력(OUT)은 피모스 트랜지스터(T1)와 로우 및 노말 드레쉬홀드 전압용 엔모스 트랜지스터(TL)(TN)를 통해 전원전압(VCC)까지 올라간다.At this time, when the input IN is changed from the high state to the low state, the NMOS transistor T4 is turned off and the PMOS transistor T1 is turned on so that the final output OUT is connected to the PMOS transistor T1 with low and normal thresholds. The voltage rises to the power supply voltage VCC through the NMOS transistor T L (T N ) for the hold voltage.

이후에 인에이블신호(EN)만 로우에서 하이로 바뀌면 노드 N4가 로우로 되어 상기 로우 및 노말 드레쉬홀드 전압용 엔모스 트랜지스터(TL)(TN)는 오프되고, 피모스 트랜지스터(T3)는 온되어 전원전압(VCC) 대신 피모스 트랜지스터(T3)를 통한 피크전압(VPP)이 최종출력(OUT)을 통해 올라간다.Subsequently, when only the enable signal EN is changed from low to high, the node N4 goes low, and the NMOS transistors T L (T N ) for the low and normal threshold voltages are turned off and the PMOS transistor T3 is turned off. Is turned on so that the peak voltage VPP through the PMOS transistor T3 rises through the final output OUT instead of the power supply voltage VCC.

다시 입력(IN)과 인에이블신호(EN)가 로우로 되면 피모스 트랜지스터(T1)는 온되고, 낫게이트(I3)를 통해 반전된 하이상태의 인에이블신호(EN)에 의해 Vgs(VPP-VCC)값 보다 낮은 값의 드레쉬홀드 전압을 갖는 로우 드레쉬홀드 전압용 엔모스 트랜지스터(TL)가 턴온되어 최종출력(OUT)을 전원전압(VCC)으로 끌어내리게 된다.When the input IN and the enable signal EN go low again, the PMOS transistor T1 is turned on and Vgs (VPP−) is caused by the high enable signal EN inverted through the knock gate I3. The NMOS transistor T L for the low threshold voltage having a threshold voltage lower than the VCC value is turned on to bring the final output OUT to the power supply voltage VCC.

이 상태에서 입력(IN)이 하이로 되면 피모스 트랜지스터(T1)는 오프되고, 엔모스 트랜지스터(T4)가 온됨에 따라 최종출력(OUT)은 초기 상태와 같은 접지전압(VSS)까지 내려간다.In this state, when the input IN goes high, the PMOS transistor T1 is turned off, and as the NMOS transistor T4 is turned on, the final output OUT goes down to the ground voltage VSS as the initial state.

지금까지 설명한 3상태 로직회로는 반도체 메모리에서 셀 블록을 선택하기 위한 블록 선택회로에 적용되는데, 이런 회로는 반복되어 사용되며 블록 선택신호를 인에이블 하는 것이 피크레벨(VPP)이 된다.The three-state logic circuit described so far is applied to a block selection circuit for selecting a cell block in a semiconductor memory, and this circuit is used repeatedly and the peak level (VPP) is enabled by enabling the block selection signal.

이상에서 상세히 설명한 바와같이 본 발명은 로우 드레쉬홀드 전압용 엔모스 트랜지스터와 노말 드레쉬홀드 전압용 엔모스 트랜지스터를 사용하여 로우 드레쉬홀드 전압용 엔모스 트랜지스터만을 사용했을 경우보다 누설전류가 적게 흐르도록 하고, 로우 드레쉬홀드 전압용 엔모스 트랜지스터의 경우 롱 채널을 사용해야 하므로 생기는 풀-업시의 속도 저하현상을 효과적으로 방지하고, 파워의 소비를 감소시키는 효과가 있다.As described in detail above, the present invention uses the low threshold voltage NMOS transistor and the normal threshold voltage NMOS transistor to flow less leakage current than when only the low threshold voltage NMOS transistor is used. In the case of the low threshold voltage NMOS transistor, a long channel must be used, which effectively prevents a speed-down phenomenon during pull-up and reduces power consumption.

Claims (1)

전원전압단(VCC)과 드레인이 접속된 피모스 트랜지스터(T1)의 소오스는 병렬연결된 로우 및 노말 드레쉬홀드용 엔모스 트랜지스터(TL)(TN)의 소오스와 공통으로 연결하고, 상기 로우 및 노말 드레쉬홀드용 엔모스 트랜지스터(TL)(TN)의 공통 드레인은 엔모스 트랜지스터(T4)와 연결함과 동시에 최종출력단(OUT)에 연결하고, 상기 피모스 및 엔모스 트랜지스터(T1)(T4)의 게이트는 입력단(IN)과 공통으로 연결하고, 상기 로우 및 노말 드레쉬홀드용 엔모스 트랜지스터(TL)(TN)의 게이트는 인에이블신호(EN)를 반전시키는 낫게이트(I3)와 연결함과 동시에 피크전압단(VPP)과 드레인이 연결된 피모스 트랜지스터(T3)의 게이트에 연결하고, 드레인과 게이트가 연결된 상기 피모스 트랜지스터(T3)의 소오스는 최종출력단(OUT)에 연결하여 구성함을 특징으로 하는 반도체 메모리의 3상태 로직회로.The source of the PMOS transistor T1 connected to the power supply voltage terminal VCC and the drain is connected in common with the source of the NMOS transistor T L (T N ) connected in parallel and the row. And a common drain of the normal threshold NMOS transistor T L (T N ) is connected to the NMOS transistor T4 and to the final output terminal OUT, and the PMOS and NMOS transistor T1. (T4) is connected to the input terminal (IN) in common, and the gate of the low and normal threshold NMOS transistor (T L ) (T N ) is a sick gate for inverting the enable signal (EN) And a source of the PMOS transistor T3 having a drain and a gate connected thereto, and a source of the PMOS transistor T3 having a drain and a gate connected thereto at the same time as the IP. Semiconductor characterized in that configured to connect to Three-state logic circuit in memory.
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