JPH02206806A - Control system having plural processor units - Google Patents
Control system having plural processor unitsInfo
- Publication number
- JPH02206806A JPH02206806A JP1028053A JP2805389A JPH02206806A JP H02206806 A JPH02206806 A JP H02206806A JP 1028053 A JP1028053 A JP 1028053A JP 2805389 A JP2805389 A JP 2805389A JP H02206806 A JPH02206806 A JP H02206806A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- shared memory
- storage area
- check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 57
- 238000012545 processing Methods 0.000 claims abstract description 15
- 230000002159 abnormal effect Effects 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 10
- 230000005856 abnormality Effects 0.000 abstract description 19
- 230000010365 information processing Effects 0.000 abstract description 7
- 239000000446 fuel Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000498 cooling water Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Testing And Monitoring For Control Systems (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は複数のプロセッサユニットを有する制御シス
テムに係り、そのプロセッサユニットの異常検出に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a control system having a plurality of processor units, and relates to abnormality detection of the processor units.
［従来技術］
近年、エンジンが複雑、多機能化するに従い情報処理系
を複数のプロセッサユニット（ＣＰＵ）で分担するよう
になってきている。このようなシステムとして、例えば
特開昭５９−２１０２号公報に示されているものがある
。これは、複数のプロセッサユニットと、各プロセッサ
ユニットに共用して読出し書込み可能な共有メモリとを
備え、この共有メモリを介して相互に情報の授受を行な
うとともに、異常診断を行なう。この異常診断は、共有
メモリに本来書込まれるべき情報が停止した場合に、そ
の共有メモリに書込みを行なっているプロセッサユニッ
トを動作不能と判断するものである。[Prior Art] In recent years, as engines have become more complex and multi-functional, information processing systems have come to be shared among multiple processor units (CPUs). An example of such a system is disclosed in Japanese Unexamined Patent Publication No. 59-2102. This includes a plurality of processor units and a shared memory that can be shared by each processor unit for reading and writing, and mutually exchanges information via this shared memory, as well as performs abnormality diagnosis. In this abnormality diagnosis, when information that should originally be written to the shared memory stops, the processor unit that is writing to the shared memory is determined to be inoperable.
［発明が解決しようとする課題］
しかしながら、正常にプログラムが動作しても共有メモ
リの情報が書き替わらない場合や情報の書込み周期が遅
い場合には、誤判定を防止するために異常判定に時間が
かかる。即ち、共有メモリに本来書込まれるべき情報が
停止したか否かの判断を確実に行なうためには長い時間
モニタする必要があった。又、プログラム暴走時にも共
有メモリをアクセスして情報の書込みを行なう場合があ
り、みかけ上、共有メモリへの情報の書込みが停止せず
に、異常判定が遅れたり、さらには、異常判定できない
可能性もある。[Problem to be solved by the invention] However, if the information in the shared memory is not rewritten even if the program operates normally, or if the information write cycle is slow, it is necessary to take time to determine the abnormality in order to prevent erroneous determination. It takes. That is, in order to reliably determine whether information that should originally be written to the shared memory has stopped, it is necessary to monitor for a long time. In addition, even when a program runs out of control, the shared memory may be accessed and information is written, so it appears that the writing of information to the shared memory does not stop, causing a delay in abnormality determination or even an abnormality determination may not be possible. There is also gender.
この発明の目的は、異常判定を正確にかつ短時間のうち
に行なうことができる複数のプロセッサユニットを有す
る制御システムを提供することにある。An object of the present invention is to provide a control system having a plurality of processor units that can accurately and quickly determine an abnormality.
［課題を解決するための手段］
この発明は、センサからのデータを演算処理する複数の
プロセッサユニットと、この各プロセッサユニットに共
用する書込み及び読出し可能な共有メモリと、前記各プ
ロセッサユニットのそれぞれに接続する制御対象でおる
各アクチュエータとを備え、各プロセッサユニットは共
有メモリを介して各演算処理情報を相互に授受し、異な
る演算処理を分担している複数のプロセッサユニットを
有する制御システムにおいて、
前記共有メモリ内にプロセッサユニットのチェック専用
の記憶領域を設け、チェックするプロセッサユニットが
共有メモリ内のチェック専用記憶領域に第１のデータを
書込み処理し、チェックされるプロセッサユニットが共
有メモリ内のチェック専用記憶領域に前記第１のデータ
とは異なる予め定めた第２のデータを書替え処理し、チ
ェックするプロセッサユニットが共有メモリ内のチェッ
ク専用記憶領域のデータを読出してそのデータが第２の
データでないときにチェックされるプロセッサユニット
が異常であると判定するようにした複数のプロセッサユ
ニットを有する制御システムをその要旨とするものであ
る。[Means for Solving the Problems] The present invention provides a plurality of processor units for processing data from sensors, a writable and readable shared memory shared by each of the processor units, and a shared memory for each of the processor units. In a control system having a plurality of processor units, each of which is connected to each actuator that is a control target, each processor unit exchanges each calculation processing information with each other via a shared memory, and shares different calculation processing. A storage area dedicated to checking the processor unit is provided in the shared memory, the processor unit to be checked writes and processes the first data to the storage area dedicated to checking in the shared memory, and the processor unit to be checked writes the first data to the storage area dedicated to checking in the shared memory. When a processor unit that rewrites predetermined second data different from the first data in the storage area and checks the data reads data in the check-only storage area in the shared memory and the data is not the second data. The gist of this invention is a control system having a plurality of processor units in which a processor unit that is checked is determined to be abnormal.
［作用］
チェックするプロセッサユニットが共有メモリ内のチェ
ック専用記憶領域に第１のデータを書込み処理し、チェ
ックされるプロセッサユニットが共有メモリ内のチェッ
ク専用記憶領域に第１のデータとは異なる予め定めた第
２のデータを書替え処理し、チェックするプロセッサユ
ニットが共有メモリ内のチェック専用記憶領域のデータ
を読出してそのデータが第２のデータでないときにチェ
ックされるプロセッサユニットが異常であると判定する
。[Operation] The processor unit to be checked writes and processes first data in the check-only storage area in the shared memory, and the processor unit to be checked writes predetermined data different from the first data in the check-only storage area in the shared memory. The processor unit to be checked reads the data in the check-only storage area in the shared memory, and when the data is not the second data, the processor unit to be checked is determined to be abnormal. .
［実施例］
以下、この発明を自動車用エンジンの制ｍ装置に具体化
した一実施例を図面に従って説明する。[Embodiment] Hereinafter, an embodiment in which the present invention is embodied in a m control device for an automobile engine will be described with reference to the drawings.
第１図は一般的電子制御方式を採用した制御装置の一例
である。複数のセンナよりなるセンサ群１は、エンジン
の各所に配設され実際のエンジンの作動状態を電気信号
として検出するもので必る。FIG. 1 is an example of a control device employing a general electronic control method. A sensor group 1 consisting of a plurality of sensors is disposed at various locations on the engine and is required to detect the actual operating state of the engine as an electrical signal.
このセンサ群１は１、クランクシャフトの回転を利用し
てエンジンの回転数を検出する回転数センサ２、クラン
クシャフトの回転を利用してエンジンの回転角を検出す
る回転角センサ３、吸気マニホールド内に配設され吸気
負圧を検出する吸気管負圧センサ４、エンジンの冷却水
温を検出する水温センサ５等からなる。This sensor group 1 includes 1, a rotation speed sensor 2 that detects the engine rotation speed using the rotation of the crankshaft, a rotation angle sensor 3 that detects the rotation angle of the engine using the rotation of the crankshaft, and a rotation angle sensor 3 that detects the rotation angle of the engine using the rotation of the crankshaft. The engine includes an intake pipe negative pressure sensor 4, which is disposed in the engine, to detect the intake negative pressure, a water temperature sensor 5, which detects the engine cooling water temperature, and the like.
第１の情報処理系６は第１のプロセッサユニット（以下
、第１のＣＰＵという）７と入力インターフェイス８と
出力インターフエ３イス９とから構成されている。第１
のＣＰＵ７は前記センリ゛群１のセンサ２〜４からの信
号を入力インターフェイス８を介して入力し各種演算処
理を実行するとともに、その処理結果に基づき出力イン
ターフェイス９を介して制御対象としての点火系アクチ
ュエータ１０を駆動制御する。The first information processing system 6 includes a first processor unit (hereinafter referred to as a first CPU) 7, an input interface 8, and an output interface 3/chair 9. 1st
The CPU 7 inputs the signals from the sensors 2 to 4 of the sensor group 1 via the input interface 8 and executes various arithmetic processing, and based on the processing results, outputs the ignition system as the controlled object via the output interface 9. The actuator 10 is driven and controlled.
第２の情報処理系１１は第２のプロセッサユニット（以
下、第２のＣＰＵという）１２と入力インターフェイス
１３と出力インターフェイス１４とから構成されている
。第２のＣＰＵ１２は前記センザ群１のセンサ２，４，
５からの信号を入力インターフェイス１３を介して入力
し各種演算処理を実行するとともに、その処理結果に基
づき出力インターフェイス１４を介して制御対象として
の燃料供給系アクチュエータ１５を駆動制御する。The second information processing system 11 includes a second processor unit (hereinafter referred to as a second CPU) 12, an input interface 13, and an output interface 14. The second CPU 12 includes the sensors 2, 4 of the sensor group 1,
5 is input through the input interface 13 to execute various arithmetic processing, and based on the processing results, the fuel supply system actuator 15 as a control target is driven and controlled through the output interface 14.
第１のＣＰＵ７と第２のＣＰＵ１２の間には共有メモリ
１６が接続され、この共有メモリ１６は第１のＣＰＵ７
及び第２のＣＰＵ１２に共用する書込み及び読出し可能
なメモリである。この共有メモリ１６には例えばＩＣメ
モリ等が使用され、両ＣＰＬ、１７，１２からアクセス
可能である。そして、ＣＰＵ７，１２は共有メモリ１６
を介して各演算処理情報を相互に授受し、第１のＣＰＬ
Ｊ７は点火系を、又、第２のＣＰＵ１２は燃料供給系と
、異なる演算処理を分担している。A shared memory 16 is connected between the first CPU 7 and the second CPU 12, and this shared memory 16 is connected between the first CPU 7 and the second CPU 12.
and a writable and readable memory shared by the second CPU 12. This shared memory 16 uses, for example, an IC memory, and is accessible from both CPLs 17 and 12. The CPUs 7 and 12 share the memory 16.
The calculation processing information is mutually exchanged via the first CPL.
The J7 handles the ignition system, and the second CPU 12 handles the fuel supply system, which are different calculation processes.
ざらに、共有メモリ１６には第２のＣＰＵ１２の異常状
態を検出するためのチェック専用記憶領域Ａが予め用意
されている。Roughly speaking, a check-only storage area A for detecting an abnormal state of the second CPU 12 is prepared in advance in the shared memory 16.
又、第１のＣＰＵ７にはウォッチトゲＩＣ１７が接続さ
れ、第１のＣＰＵ７はウォッチトゲＩＣ１７にウォッチ
トゲ信号を送り、ウォッチトゲＩＣ１７はこのウォッチ
トゲ信号を監視することにより第１のＣＰＵ７の異常を
検出する。そして、ウォッチトゲＩＣ１７は異常と判断
した場合には第１のＣＰＵ７をリセットする。Further, a watchtoge IC 17 is connected to the first CPU 7, the first CPU 7 sends a watchtoge signal to the watchtoge IC 17, and the watchtoge IC 17 monitors this watchtoge signal to detect an abnormality in the first CPU7. To detect. When the watchtoge IC 17 determines that there is an abnormality, it resets the first CPU 7.
第１のＣＰＵ７は第２のＣＰＵ１２の異常を検出する。The first CPU 7 detects an abnormality in the second CPU 12.
そして、第１のＣＰＬＪ７は第２のＣＰＵ１２が異常と
判断するとリセットするようになっている。The first CPLJ 7 is reset when the second CPU 12 determines that there is an abnormality.
次に、このように構成した制御システムの作用を説明す
る。Next, the operation of the control system configured as described above will be explained.
第２図は第２のＣＰＵ１２が所定時間毎に行なうフロー
チャートである。第２のＣＰＵ１２はステップ１０で燃
料噴射時間の演算処理を行なったのち、ステップ１１で
共有メモリ１６のチェック専用記憶領域Ａに予め定めた
ある値ｒＸＪを書き込む。よって、所定時間毎に共有メ
モリ１６のチェック専用記憶領域Ａに第２のＣＰＵ１２
によるｒｘＪの書込みが行なわれる。FIG. 2 is a flowchart that the second CPU 12 performs at predetermined time intervals. After the second CPU 12 calculates the fuel injection time in step 10, it writes a predetermined value rXJ in the check-only storage area A of the shared memory 16 in step 11. Therefore, the second CPU 12 stores data in the check-only storage area A of the shared memory 16 at predetermined intervals.
rxJ is written by.
第３図は第１のＣＰＵ７が所定時間おきに行なうフロー
チャートである。第１のＣＰＵ７はステップ２０で点火
時期の演算処理を実行した債、ステップ２１で共有メモ
リ１６のチェック専用記憶領域Ａの記憶内容を読み出し
、記憶されているデータがｒＸＪかどうかをチェックし
、「×」でないならばステップ２２でカウント（直Ｎに
「１」を加算する（Ｎ＋Ｎ＋１ ＞、そして、第１のＣ
ＰＵ７はステップ２３でそのカウント値Ｎが所定値Ｍと
なったか否か判断し、所定値Ｍになるとステップ２４で
カウント（直Ｎをリセット（Ｎ＝Ｏ）するとともに第２
のＣＰＵ１２をリセット処理する。FIG. 3 is a flowchart that the first CPU 7 performs at predetermined time intervals. The first CPU 7 reads out the storage contents of the check-only storage area A of the shared memory 16 in step 21 after executing the ignition timing calculation process in step 20, and checks whether the stored data is rXJ. If not “×”, count in step 22 (add “1” to the direct N (N+N+1 >, and the first C
In step 23, the PU 7 determines whether the count value N has reached the predetermined value M, and when it reaches the predetermined value M, in step 24, it resets the count value (direct N (N=O)) and
CPU 12 is reset.
又、第１のＣＰＵ７は前記ステップ２１においてチェッ
ク専用記憶領域Ａのデータが「×」である場合、ステッ
プ２５でカウント値Ｎをリセット（Ｎ＝Ｏ）する。そし
て、第１のＣＰｔＪ７はステップ２３，２４．２５を処
理した後、共有メモリ１６のチェック専用記憶領域Ａに
ｒｘＪ以外の値を書替える。Further, if the data in the check-only storage area A is "x" in step 21, the first CPU 7 resets the count value N (N=O) in step 25. After processing steps 23, 24, and 25, the first CPtJ7 rewrites the check-only storage area A of the shared memory 16 with values other than rxJ.
この際、本実施例ではステップ２６で共有メモリ１６の
チェック専用記憶領域ＡにｒｘＪ以外のデータを書替処
理してから次回処理タイミングにお番プるステップ２１
のチェック専用記憶領域Ａのデータ読み出し処理までの
間に、第２図におけるステップ１１の記憶領域Ａの「ｘ
」のデータ書替えが１回行なわれるようになっている。At this time, in this embodiment, data other than rxJ is rewritten in the check-only storage area A of the shared memory 16 in step 26, and then the data is read at the next processing timing in step 21.
Until the data reading process of the check-only storage area A of ``x'' of the storage area A of step 11 in FIG.
" data is rewritten once.
従って、第２のＣＰＵ１２により共有メモリ］６のチェ
ック専用記憶領域ＡにｒＸＪが書込ま机るとともに、第
１のＣＰｔＪ７にその記憶領１ｔＬＡにｒｘＪ以外の値
が書込まれ、第１のＣＰＬＩ７がその記憶内容を読み出
したときＡ〜ＸがＭ回連続すると異常有りと判定して第
２のＣＰＵ１２がリセットされる。Therefore, the second CPU 12 writes rXJ to the check-only storage area A of the shared memory 6, and writes a value other than rxJ to the storage area 1tLA of the first CPtJ7, and the first CPLI7 When the stored contents are read out, if A to X occur consecutively M times, it is determined that there is an abnormality and the second CPU 12 is reset.
このように本実施例によれば、共有メモリ１６内に第２
のＣＰｔＪ１２のチェック専用の記憶領域Ａを設け、チ
ェックする第１のＣＰＵ７が共有メモリ１６内のチェッ
ク専用記憶領域Ａに第１のデ−タ（「×」以外の値）を
書込み処理し、チェックされる第２のＣＰＵ１２が共有
メモリ１６内のチェック専用記憶領域Ａに第１のデータ
とは異なる予め定めた第２のデータ（ｒＸＪ ）を書替
え処理し、チェックする第１のＣＰＬＪ７が共有メモリ
１６内のチェック専用記憶領域Ａの第２のＣＰＵ１２が
書込んだデータを読出してそのデータが第２のデータ（
ｒＸＪ）でないときにチェックされる第２のＣＰＵ１２
が異常であると判定するようにした。In this way, according to this embodiment, the second memory is stored in the shared memory 16.
A storage area A dedicated to checking the CPtJ 12 is provided, and the first CPU 7 to be checked writes the first data (a value other than "x") to the storage area A dedicated to checking in the shared memory 16, and performs the check. The second CPU 12 to be checked rewrites predetermined second data (rXJ) different from the first data in the check-only storage area A in the shared memory 16, and the first CPLJ 7 to be checked rewrites the check-only storage area A in the shared memory 16. Reads the data written by the second CPU 12 in the check-only storage area A in the
rXJ) is checked when the second CPU 12 is not
is now determined to be abnormal.
従って、従来の装置においては、正常にプログラムが動
作しても共有メモリの情報が書き替わらない場合や情報
の書込み周期が遅い場合には共有メモリに本来書込まれ
るべき情報が停止したか否かの判断を確実に行なうため
に異常判定に時間がかかっていたが、本実施例では共有
メモリ１６内にチェック専用記憶領域Ａを設け、そのデ
ータが第２のデータ（ｒＸＪ ’）でないときにチェッ
クされる第２のＣＰｔＪ１２が異常であると判定するよ
うにしたので、異常判定を短時間のうちに行なうことが
できる。又、従来の装置ではプログラム暴走時に共有メ
モリをアクセスして情報の書込みが行なわれると、みか
け上、共有メモリへの情報が停止せずに、異常判定が遅
れたり、異常判定できない可能性もあったが、本実施例
では第２のＣＰＵ１２が共有メモリ１６内のチェック専
用記憶領域Ａに一種類のデータ（ｒＸＪ ）を書込むよ
うにしているので、異常判定を正確に行なうことができ
ることとなる。Therefore, in conventional devices, if the information in the shared memory is not rewritten even if the program operates normally, or if the information writing cycle is slow, it is difficult to determine whether the information that should have been written to the shared memory has stopped or not. However, in this embodiment, a check-only storage area A is provided in the shared memory 16, and the check is performed when the data is not the second data (rXJ'). Since it is determined that the second CPtJ12 that is detected is abnormal, the abnormality determination can be made in a short time. In addition, in conventional devices, if the shared memory is accessed and information is written when a program runs out of control, it appears that the information to the shared memory does not stop, resulting in a delay in abnormality determination or a possibility that abnormality determination may not be possible. However, in this embodiment, since the second CPU 12 writes one type of data (rXJ) to the check-only storage area A in the shared memory 16, it is possible to accurately determine the abnormality.
尚、この発明は上記実施例に限定されるものではなく、
例えば、上記実施例では共有メモリがＣＰＵの外部にあ
ったがＣＰＵ７あるいはＣＰＵＩ２の内部にあってもよ
い。又、共有メモリへのアクセスはパラレルのバスを介
しても、シリアル通信でもよい。さらに、ウォッチトゲ
ＩＣ１７を用いずに相互にＣＰＵを監視するようにして
もよい。Note that this invention is not limited to the above embodiments,
For example, in the above embodiment, the shared memory is located outside the CPU, but it may be located inside the CPU 7 or CPU 2. Further, the shared memory may be accessed via a parallel bus or by serial communication. Furthermore, the CPUs may be mutually monitored without using the watchtoge IC 17.
さらには、上記実施例ではステップ２６ （ｒＸＪ以外
のデータ書込み）からステップ２１（データの読み出し
）の処理の間に、ステップ１１の（ｒｘＪのデータ書込
み）を−回行なうようにしたが、ステップ２６〜２１の
間にステップ１１の処理を複数回行なうようなタイミン
グをセットしてもよい。又、使用するセンサやアクチュ
エータの種別、数回は限定されるものではない。Furthermore, in the above embodiment, step 11 (data writing of rxJ) is performed - times between the processing from step 26 (writing data other than rXJ) to step 21 (reading data), but step 26 The timing may be set such that the process of step 11 is performed multiple times between 21 and 21. Furthermore, the types of sensors and actuators used and the number of times used are not limited.
さらに、上記実施例では２系統の情報処理系（２つのｃ
ｐｕ＞を使用したが３系統以上の情報処理系（３つ以上
のＣＰＵ）を用いる場合にも使用することができる。そ
の−例を第４図に示す。Furthermore, in the above embodiment, there are two information processing systems (two c
pu> is used, but it can also be used when three or more information processing systems (three or more CPUs) are used. An example of this is shown in FIG.
ＣＰＵ７はｎ個の共有メモリ（１８ａ、１８ｂ。The CPU 7 has n shared memories (18a, 18b.
−１８ｎ ＞を介してｎ個のＣＰＵ （１９ａ、１９ｂ
、・・・１９ｎ）と情報の授受を行なっている。又、各
共有メモリ１８ａ、１８ｂ、・・・１８ｎ内にはＣＰＵ
１１０，１９ｂ、−１９ｎの異常状態を検出するための
チェック専用記憶領域Ａを持っている。−18n > n CPUs (19a, 19b
,...19n). In addition, each shared memory 18a, 18b, . . . 18n includes a CPU.
110, 19b, -19n has a check-only storage area A for detecting abnormal states.
そして、ＣＰＵ７はウォッチトゲＩＣ１７により異常状
態が監視されるとともに、各共有メモリ１８ａ、１８ｂ
、・・・１８ｎのチェック専用記憶領域Ａを用いてＣＰ
ＬＩＩ９ａ、１９ｂ、 ・ １９ｎ（７）異常状態を監
視する。The CPU 7 is monitored for an abnormal state by the watchtoge IC 17, and each shared memory 18a, 18b
, . . . CP using the check-only storage area A of 18n.
LII9a, 19b, ・19n (7) Monitor abnormal conditions.
［発明の効果］
以上詳述したようにこの発明によれば、複数のプロセッ
サユニットを有する制御システムにおいて異常判定を正
確にかつ短時間のうちに行なうことができる優れた効果
を発揮する。[Effects of the Invention] As detailed above, according to the present invention, an excellent effect is achieved in that an abnormality determination can be made accurately and in a short time in a control system having a plurality of processor units.
第１図は実施例の複数のプロセッサユニットを有する制
御システムの全体構成図、第２図は作用を説明するため
のフローチャート、第３図は作用を説明するためのフロ
ーチャート、第４図は別個の複数のプロセッサユニット
を有する制御システムの全体構成図でおる。
２〜５はセンサ、７は第１のＣＰＵ１１０は制御対象と
しての点火系アクチュエータ、１２は第２のＣＰＵ、１
５は制御対象としての燃料供給系アクチュエータ、１６
は共有メモリ、Ａはチェック専用の記憶領域。Fig. 1 is an overall configuration diagram of a control system having a plurality of processor units according to the embodiment, Fig. 2 is a flowchart for explaining the operation, Fig. 3 is a flowchart for explaining the operation, and Fig. 4 is a diagram of the separate control system. 1 is an overall configuration diagram of a control system having a plurality of processor units. 2 to 5 are sensors; 7 is a first CPU 110 which is an ignition system actuator to be controlled; 12 is a second CPU;
5 is a fuel supply system actuator as a controlled object, 16
is a shared memory, and A is a storage area exclusively for checking.
Claims (1)
サユニットと、 この各プロセッサユニットに共用する書込み及び読出し
可能な共有メモリと、 前記各プロセッサユニットのそれぞれに接続する制御対
象である各アクチュエータと を備え、各プロセッサユニットは共有メモリを介して各
演算処理情報を相互に授受し、異なる演算処理を分担し
ている複数のプロセッサユニットを有する制御システム
において、 前記共有メモリ内にプロセッサユニットのチェック専用
の記憶領域を設け、チェックするプロセッサユニットが
共有メモリ内のチェック専用記憶領域に第１のデータを
書込み処理し、チェックされるプロセッサユニットが共
有メモリ内のチェック専用記憶領域に前記第１のデータ
とは異なる予め定めた第２のデータを書替え処理し、チ
ェックするプロセッサユニットが共有メモリ内のチェッ
ク専用記憶領域のデータを読出してそのデータが第２の
データでないときにチェックされるプロセッサユニット
が異常であると判定するようにしたことを特徴とする複
数のプロセッサユニットを有する制御システム。[Claims] 1. A plurality of processor units that perform arithmetic processing on data from sensors, a writable and readable shared memory shared by each of the processor units, and a controlled object connected to each of the processor units. In a control system having a plurality of processor units each having a plurality of actuators, each processor unit transmitting and receiving each arithmetic processing information to and from each other via a shared memory, and sharing different arithmetic processings, A storage area dedicated to checking the unit is provided, the processor unit to be checked writes and processes the first data to the storage area dedicated to check in the shared memory, and the processor unit to be checked writes the first data to the storage area dedicated to check in the shared memory. A processor that rewrites predetermined second data different from the first data and checks it when a processor unit reads data from a check-only storage area in a shared memory and the data is not the second data. A control system having a plurality of processor units, characterized in that a unit is determined to be abnormal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028053A JP2767857B2 (en) | 1989-02-07 | 1989-02-07 | Control system having a plurality of processor units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028053A JP2767857B2 (en) | 1989-02-07 | 1989-02-07 | Control system having a plurality of processor units |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206806A true JPH02206806A (en) | 1990-08-16 |
| JP2767857B2 JP2767857B2 (en) | 1998-06-18 |
Family
ID=12238014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028053A Expired - Fee Related JP2767857B2 (en) | 1989-02-07 | 1989-02-07 | Control system having a plurality of processor units |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767857B2 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644102A (en) * | 1991-04-16 | 1994-02-18 | Nec Corp | Plural processors systems |
| US5310396A (en) * | 1990-04-09 | 1994-05-10 | Yamazaki Mazak Corporation | Flexible manufacturing system |
| JP2000225904A (en) * | 1999-02-08 | 2000-08-15 | Denso Corp | Vehicular controlling device |
| JP2007328679A (en) * | 2006-06-09 | 2007-12-20 | Omron Corp | Runaway monitoring apparatus for multiplexed cpu |
| JP2011175423A (en) * | 2010-02-24 | 2011-09-08 | Mitsubishi Electric Corp | Data backup device |
| JP2012137877A (en) * | 2010-12-24 | 2012-07-19 | Toshiba Corp | Secondary battery device, processor, monitoring program and vehicle |
| JP2013030037A (en) * | 2011-07-29 | 2013-02-07 | Rb Controls Co | Control apparatus |
| WO2014033847A1 (en) * | 2012-08-29 | 2014-03-06 | 富士通株式会社 | Connection device and monitoring method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547557A (en) * | 1978-09-29 | 1980-04-04 | Hitachi Ltd | Mutual monitoring method of multi computer system |
| JPS592102A (en) * | 1982-06-29 | 1984-01-07 | Oki Electric Ind Co Ltd | Operation controlling system of internal combustion engine |
| JPS63132344A (en) * | 1986-11-21 | 1988-06-04 | Honda Motor Co Ltd | Abnormality monitoring system in divided processing system by plural computers |
-
1989
- 1989-02-07 JP JP1028053A patent/JP2767857B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547557A (en) * | 1978-09-29 | 1980-04-04 | Hitachi Ltd | Mutual monitoring method of multi computer system |
| JPS592102A (en) * | 1982-06-29 | 1984-01-07 | Oki Electric Ind Co Ltd | Operation controlling system of internal combustion engine |
| JPS63132344A (en) * | 1986-11-21 | 1988-06-04 | Honda Motor Co Ltd | Abnormality monitoring system in divided processing system by plural computers |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5310396A (en) * | 1990-04-09 | 1994-05-10 | Yamazaki Mazak Corporation | Flexible manufacturing system |
| JPH0644102A (en) * | 1991-04-16 | 1994-02-18 | Nec Corp | Plural processors systems |
| JP2000225904A (en) * | 1999-02-08 | 2000-08-15 | Denso Corp | Vehicular controlling device |
| JP2007328679A (en) * | 2006-06-09 | 2007-12-20 | Omron Corp | Runaway monitoring apparatus for multiplexed cpu |
| JP2011175423A (en) * | 2010-02-24 | 2011-09-08 | Mitsubishi Electric Corp | Data backup device |
| JP2012137877A (en) * | 2010-12-24 | 2012-07-19 | Toshiba Corp | Secondary battery device, processor, monitoring program and vehicle |
| JP2013030037A (en) * | 2011-07-29 | 2013-02-07 | Rb Controls Co | Control apparatus |
| WO2014033847A1 (en) * | 2012-08-29 | 2014-03-06 | 富士通株式会社 | Connection device and monitoring method |
| JPWO2014033847A1 (en) * | 2012-08-29 | 2016-08-08 | 富士通株式会社 | Connection device and monitoring method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2767857B2 (en) | 1998-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4604750A (en) | Pipeline error correction | |
| US6415394B1 (en) | Method and circuit for analysis of the operation of a microcontroller using signature analysis during operation | |
| KR19990036222A (en) | Microprocessor Systems for Critical Safety Control Systems | |
| JPH05147477A (en) | Vehicular control device | |
| US6496946B2 (en) | Electronic control apparatus with memory validation and method | |
| US8639905B2 (en) | Microcontroller and electronic control unit | |
| EP3668015B1 (en) | A multi-processor neural network processing apparatus | |
| JPH02206806A (en) | Control system having plural processor units | |
| US11347582B2 (en) | Method and apparatus for self-diagnosis of ram error detection logic of powertrain controller | |
| US5293384A (en) | Microprocessor bus interface protocol analyzer | |
| JP2001350735A (en) | Method for mutual monitoring among plural data processors | |
| CN113535494B (en) | Equipment debugging method and electronic equipment | |
| JP2021152338A (en) | Controller | |
| JP2009282849A (en) | Microcomputer | |
| JPH0544570A (en) | Run away monitoring device for engine control device | |
| JP3190694B2 (en) | Diagnostic method for local memory | |
| CN117453439A (en) | Processor, information acquisition method, single board and network equipment | |
| JPH02297650A (en) | Receiver | |
| JPH0264702A (en) | Method for synchronizing outputs in controller using plural data processings | |
| JP2010211391A (en) | Method and device for monitoring operation of cpu | |
| JPS6186847A (en) | Cpu runaway preventing device for automobile controller | |
| JPH03230216A (en) | Processing system for writing processing part to storage device | |
| JPH058664A (en) | Processing device for control unit | |
| JPS58219646A (en) | Pipeline control system | |
| JPS63310033A (en) | Multiprocessor diagnostic system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |