JPH02199575A - Abnormality monitoring device for multicomputer system - Google Patents
Abnormality monitoring device for multicomputer systemInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複数のマイクロコンピュータの異常状態を監
視するためのマルチコンピュータシステムの異常監視装
置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an abnormality monitoring device for a multi-computer system for monitoring abnormal states of a plurality of microcomputers.
［従来の技術］
従来、例えば複数のマイクロコンピュータを階層化して
構成した制御システムにおいては、監視用プログラムを
上位階層のマイクロコンピュータに備え、下位階層のマ
イクロコンピュータにおいて演算されたデータに基づい
て下位階層のマイクロコンピュータの異常状態を検出し
、上記異常状態に対して所定の制御を行うように構成さ
れている。[Prior Art] Conventionally, for example, in a control system configured by layering a plurality of microcomputers, a monitoring program is provided in a microcomputer in an upper layer, and a monitoring program is provided in a microcomputer in a lower layer based on data calculated in a microcomputer in a lower layer. The microcomputer is configured to detect an abnormal state of the microcomputer and perform predetermined control in response to the abnormal state.
［発明が解決しようとする課題］
しかしながら、上述の制御システムでは、上位階層のマ
イクロコンピュータにおいて、通常の制御及び演算のた
めのプログラムと、上記監視用プログラムを平行して実
行させる必要があるため、上位階層のマイクロコンピュ
ータの処理速度が低下するという問題点があった。[Problems to be Solved by the Invention] However, in the above-mentioned control system, it is necessary to run the normal control and calculation program and the monitoring program in parallel in the upper layer microcomputer. There was a problem in that the processing speed of the upper layer microcomputer decreased.
本発明の目的は以上の問題点を解決し、複数のマイクロ
コンピュータを備えたマルチコンピュータシステムにお
いて、各マイクロコンピュータの処理速度が低下するこ
となく、各マイクロコンピュータの異常状態を検出する
ことができるマルチコンピュータシステムの異常監視装
置を提供することにある。An object of the present invention is to solve the above problems, and to provide a multi-computer system that is capable of detecting an abnormal state of each microcomputer without reducing the processing speed of each microcomputer in a multicomputer system equipped with a plurality of microcomputers. An object of the present invention is to provide an abnormality monitoring device for a computer system.
１課題を解決するための手段］
本発明は、複数のマイクロコンピュータを備えたマルチ
コンピュータシステムの異常監視装置であって、少なく
とも１つの監視用マイクロコンピュータを設けるととと
もに、監視対象であるシステム内の各マイクロコンピュ
ータは、マルチポートＲＡＭを介して上記監視用マイク
ロコンピュータに接続されており、上記マルチポートＲ
ＡＭの特定のポートから読出したデータに基づいて、各
マイクロコンピュータ又は各マイクロコンピュータに接
続された外部装置の異常状態を検出するようにしたこと
を特徴とする。Means for Solving the Problem] The present invention is an abnormality monitoring device for a multi-computer system equipped with a plurality of microcomputers, which includes at least one monitoring microcomputer and Each microcomputer is connected to the monitoring microcomputer via the multiport RAM, and the multiport R
The present invention is characterized in that an abnormal state of each microcomputer or an external device connected to each microcomputer is detected based on data read from a specific port of the AM.
［作用］
以上のように構成された異常監視装置において、マルチ
ポートＲＡＭを介して相互に接続された２個のマイクロ
コンピュータは、上記マルチポートＲＡＭを介してデー
タの通信を行う。上記監視用マイクロコンピュータは、
上記データの通信中においてマルチポートＲＡＭに書き
込まれたデータに基づいて当該データが所定の適正な範
囲にあるか否かを判断するこ・とによって、上記マルチ
ポートＲＡＭを介して接続されるマイクロコンピュータ
又はマイクロコンピュータに接続された外部装置の異常
状態を検出する。[Operation] In the abnormality monitoring device configured as described above, two microcomputers connected to each other via the multiport RAM communicate data via the multiport RAM. The above monitoring microcomputer is
A microcomputer connected via the multiport RAM by determining whether or not the data is within a predetermined appropriate range based on the data written to the multiport RAM during communication of the data. Or detect an abnormal state of an external device connected to the microcomputer.
［実施例］
第１図は本発明の一実施例である８個の制御用マイクロ
コンピュータ１乃至８と監視用マイクロコンピュータ９
を備えた制御システムのブロック図である。この制御シ
ステムは、３個のポートＰ１乃至Ｐ３を介してデータの
書込み又は読出しが可能な３ポ一トＲＡＭ（以下、３Ｐ
−ＲＡＭという。）を介してマイクロコンピュータ１．
２，３゜６．７に接続され、マイクロコンピュータ１，
２゜３．６．７で演算された制御データを監視して各マ
イクロコンピュータｌ、２，３．６．７の異常状態を検
出し上記異常状態に対する所定の制御を行うための監視
用マイクロコンピュータ９を備えたことを特徴としてお
り、センサ３１乃至３７から出力される検出データに基
づいて所定の制御データの演算を行い、演算された制御
デ」夕をアクチュエータ４１乃至４３に出力して所定の
制御を行う。[Embodiment] FIG. 1 shows eight control microcomputers 1 to 8 and a monitoring microcomputer 9, which are one embodiment of the present invention.
FIG. 2 is a block diagram of a control system equipped with the following. This control system uses a 3-point RAM (hereinafter referred to as 3P) in which data can be written or read via three ports P1 to P3.
-It is called RAM. ) via the microcomputer 1.
2,3°6.7, microcomputer 1,
2. A monitoring microcomputer for monitoring the control data calculated in 3.6.7, detecting an abnormal state of each microcomputer 1, 2, 3.6.7, and performing predetermined control for the above abnormal state. 9, it calculates predetermined control data based on the detection data output from the sensors 31 to 37, and outputs the calculated control data to the actuators 41 to 43 to perform predetermined control data. Take control.
第１図の制御システムにおいて、各制御用マイクロコン
ピュータｌ乃至８はそれぞれ、所定の制御データの演算
及びデータの通信等の制御を行うための制御用中央演算
処理装置（以下、ＣＰＵという。）１１乃至１８と、上
記制御を行うためのプログラムとデータを蓄積したＲＯ
Ｍ（図示せず。In the control system shown in FIG. 1, each of the control microcomputers l to 8 is a control central processing unit (hereinafter referred to as CPU) 11 for controlling predetermined control data calculation and data communication, etc. to 18, and an RO that stores programs and data for performing the above control.
M (not shown)
）と、上記制御のための制御データや演算途中のデータ
等を蓄積するためのワーキングエリアとして使用される
ＲＡＭ（：図示せず。）を備えている。) and a RAM (not shown) used as a working area for storing control data for the above control, data during calculations, etc.
さらに、各制御用マイクロコンピュータ２乃至８はそれ
ぞれ、上位の階層のマイクロコンピュータ１．２．３及
び監視用マイクロコンピュータ９（３Ｐ−ＲＡＭ２２，
２３，２６．２７を備えるマイクロコンピュータ２，３
，６．７に限る。）とデータの通信を行うための、３Ｐ
−ＲＡＭ２２，２３．２個のボートＰＩ、Ｐ２を有する
デュアルポートＲＡＭ（以下、ＤＰ−ＲＡＭという。）
２４゜２５．３Ｐ−ＲＡＭ２６．２７、及びＤＰ−ＲＡ
Ｍ２８を備えている。Furthermore, each of the control microcomputers 2 to 8 includes an upper layer microcomputer 1.2.3 and a monitoring microcomputer 9 (3P-RAM 22,
Microcomputers 2, 3 with 23, 26, and 27
, 6.7 only. ) to communicate data with
- RAM22, 23. Dual port RAM with two ports PI and P2 (hereinafter referred to as DP-RAM)
24゜25.3P-RAM26.27 and DP-RA
Equipped with M28.
監視用マイクロコンピュータ９は、制御用ＣＰＵ１ｌ、
１２．１３．１６．１７からそれぞれ３Ｐ−ＲＡＭ２２
又は２３．２２．２３．２６．２７を介して入力される
制御データに基づいて各制御用マイクロコンピュータｌ
、２，３．６．７の異常状態を検出し上記異常状態に対
して所定の制御を行うための監視用ＣＰＵ１９と、上記
制御を行うためのプログラムとデータを蓄積したＲＯＭ
（図示せず。）と、上記制御のための制御データや演算
途中のデータ等を蓄積するためのワーキングエリアとし
て使用されるＲＡＭ（図示せず。）を備えている。The monitoring microcomputer 9 includes a control CPU 1l,
3P-RAM22 from 12.13.16.17 respectively
or each control microcomputer l based on the control data input via 23.22.23.26.27.
, 2, 3.6.7, a monitoring CPU 19 for detecting the abnormal state and performing predetermined control for the abnormal state, and a ROM storing programs and data for performing the above control.
(not shown) and a RAM (not shown) used as a working area for storing control data for the above control, data in the middle of calculation, etc.
マイクロコンピュータ１のＣＰＵＩＩのコントロール信
号端子（以下、各コントロール信号端子において、デー
タの読出し書込み信号出力端子を含む。）に接続される
コントロールバスＣＢＩは、マイクロコンピュータ２．
３の各３Ｐ−ＲＡＭ２２２３のポートＰ２のコントロー
ル信号端子並びにマイクロコンピュータ４のＤｒ−ＲＡ
Ｍ２４のポートＰ２のコンＩ・ロール信号端子に接続さ
れ、また、ＣＰＵＩＩのアドレス端子に接続されるアド
レスバスＡＢＩは、マイクロコンピュータ２゜３の各３
Ｐ−ＲＡＭ２２．２３のポートＰ２のアドレス端子並び
にマイクロコンピュータ４のＤＰＲＡＭ２４のポートＰ
２のアドレス端子に接続され、さらに、ＣＰＵＩＩのデ
ータ端子に接続されるデータバスＤＢＩは、マイクロコ
ンピュータ２．３の各ｊｐ−ＲＡＭ２２．２３のポート
Ｐ２のデータ端子並びにマイクロコンピュータ４のＤＰ
−ＲＡＭ２４のポートＰ２のデータ端子に接続される。A control bus CBI connected to the control signal terminal (hereinafter, each control signal terminal includes a data read/write signal output terminal) of the CPU II of the microcomputer 1 is connected to the control signal terminal of the CPU II of the microcomputer 1.
Control signal terminal of port P2 of each 3P-RAM 2223 of 3 and Dr-RA of microcomputer 4
The address bus ABI, which is connected to the control I/roll signal terminal of port P2 of M24 and also connected to the address terminal of CPU II, is connected to each 3 of the microcomputer 2.
Address terminal of port P2 of P-RAM 22, 23 and port P of DPRAM 24 of microcomputer 4
The data bus DBI, which is connected to the address terminal of the CPU II and the data terminal of the CPU II, is connected to the data terminal of the port P2 of each jp-RAM 22.23 of the microcomputer 2.3 and the DP of the microcomputer 4.
- Connected to the data terminal of port P2 of RAM24.
マイクロコンピュータ２のＣＰＵ１２のコントロール信
号端子に接続されるコントロールバスＣＢ２は、３Ｐ−
ＲＡＭ２２のポートｐｉのコントロール信号端子、マイ
クロコンピュータ５のＤＰＲＡＭ２７のポートＰ２のコ
ントロール信号端子、並びにマイクロコンピュータ８の
ＤＰ−ＲＡＭ２８のポートＰ２のコントロール信号端子
に接続され、また、ＣＰＵ１３のアドレス端子に接続さ
れるアドレスバスＡＢ３は、３Ｐ−ＲＡＭ２３のポート
Ｐ１のアドレス端子、マイクロコンピュータ７の３Ｐ−
ＲＡＭ２７のポートＰ２のアドレス端子、並びにマイク
ロコンピュータ８のＤＰＲＡＭ２８のポートＰ２のアド
レス端子に接続され、さらに、ＣＰＵ１３のデータ端子
に接続されるデータバスＤＢ３は、３Ｐ−ＲＡＭ２３の
ポートＰｌのデータ端子、マイクロコンピュータ７の３
Ｐ−ＲＡＭ２７のポートＰ２のデータ端子、並びにマイ
クロコンピュータ８のＤＰ−ＲＡＭ２８のポートＰ２の
データ端子に接続される。The control bus CB2 connected to the control signal terminal of the CPU 12 of the microcomputer 2 is connected to the 3P-
It is connected to the control signal terminal of port pi of RAM 22, the control signal terminal of port P2 of DPRAM 27 of microcomputer 5, and the control signal terminal of port P2 of DP-RAM 28 of microcomputer 8, and also connected to the address terminal of CPU 13. The address bus AB3 is connected to the address terminal of the port P1 of the 3P-RAM 23 and the 3P-
A data bus DB3 is connected to the address terminal of port P2 of the RAM 27 and the address terminal of port P2 of the DPRAM 28 of the microcomputer 8, and further connected to the data terminal of the CPU 13. computer 7 no 3
It is connected to the data terminal of port P2 of P-RAM 27 and to the data terminal of port P2 of DP-RAM 28 of microcomputer 8.
マイクロコンピュータ４のＣＰＵ１４のコントロール信
号端子、アドレス端子、及びデータ端子にそれぞれ接続
されるコントロールバスＣＢ４、アドレスバスＡＢ４及
びデータバスＤＢ４はそれぞれ、ＤＰ−ＲＡＭ２４のポ
ートＰＩのコントロ＝９＝
ＲＡＭ２５のポートＰ２のコントロール信号端子、並び
にマイクロコンピュータ６の３Ｐ−ＲＡＭ２６のポート
Ｐ２のコントロール信号端子に接続され、また、ＣＰＵ
１２のアドレス端子に接続されるアドレスバスＡＢ２は
、３Ｐ−ＲＡＭ２２のポートｐ１のアドレス端子、マイ
クロコンピュタ５のＤｒ−ＲＡＭ２５のポートＰ２のア
ドレス信号端子、並びにマイクロコンピュータ６の３Ｐ
−ＲＡＭ２６のポートＰ２のアドレス端子に接続され、
さらに、ＣＰＵ１２のデータ端子に接続されるデータバ
スＤＢ２は、３Ｐ−ＲＡＭ２２のポートＰｉのデータ端
子、マイクロコンピュータ５のＤＰ−ＲＡＭ２５のポー
トＰ２のデータ信号端子、並びに、マイクロコンピュー
タ６の３ＰＲＡＭ２６のボー１−Ｐ２のデータ端子に接
続される。The control bus CB4, address bus AB4, and data bus DB4, which are connected to the control signal terminal, address terminal, and data terminal of the CPU 14 of the microcomputer 4, respectively, are connected to the control signal terminal of the port PI of the DP-RAM 24=9=the port P2 of the RAM 25. and the control signal terminal of port P2 of the 3P-RAM 26 of the microcomputer 6.
The address bus AB2 connected to the 12 address terminals is connected to the address terminal of the port p1 of the 3P-RAM 22, the address signal terminal of the port P2 of the Dr-RAM 25 of the microcomputer 5, and the 3P of the microcomputer 6.
- connected to the address terminal of port P2 of RAM26,
Furthermore, the data bus DB2 connected to the data terminal of the CPU 12 is connected to the data terminal of the port Pi of the 3P-RAM 22, the data signal terminal of the port P2 of the DP-RAM 25 of the microcomputer 5, and the data signal terminal of the 3PRAM 26 of the microcomputer 6. - Connected to the data terminal of P2.
マイクロコンピュータ３のＣＰＵ１３のコントロール信
号端子に接続されるコントロールバスＣＢ３は、３Ｐ−
ＲＡＭ２３のポー１−Ｐｉのコントロール信号端子、マ
イクロコンピュータ７の３Ｐ−ル信号端子、アドレス端
子、及びデータ端子に接続されるとともに、センサ３６
，３７に接続される。The control bus CB3 connected to the control signal terminal of the CPU 13 of the microcomputer 3 is connected to the 3P-
It is connected to the control signal terminal of port 1-Pi of the RAM 23, the 3P-pole signal terminal, address terminal, and data terminal of the microcomputer 7, and
, 37.
マイクロコンピュータ５のＣＰＵ１５のコントロール信
号端子、アドレス端子、及びデータ端子にそれぞれ接続
されるコントロールバスＣＢ５、アドレスバスＡＢ５及
びデータバスＤＢＳはそれぞれ、ＤＰ−ＲＡＭ２５のポ
ートＰ１のコントロール信号端子、アドレス端子、及び
データ端子に接続されるとともに、アクチュエータ４１
．４２に接続される。The control bus CB5, address bus AB5, and data bus DBS, which are respectively connected to the control signal terminal, address terminal, and data terminal of the CPU 15 of the microcomputer 5, are connected to the control signal terminal, address terminal, and data terminal of the port P1 of the DP-RAM 25, respectively. In addition to being connected to the data terminal, the actuator 41
．． 42.
マイクロコンピュータ６のＣＰＵ１６１７）：ｌントロ
ール信号端子、アドレス端子、及びデータ端子にそれぞ
れ接続されるコントロールバスＣＢ６、アドレスバスＡ
Ｂ６及びデータバスＤＢ６はそれぞれ、３Ｐ−ＲＡＭ２
６のポートＰ１のコントロール信号端子、アドレス端子
、及びデータ端子に接続されるとともに、アクチュエー
タ４３に接続される。CPU 1617 of the microcomputer 6): Control bus CB6 and address bus A connected to the control signal terminal, address terminal, and data terminal, respectively.
B6 and data bus DB6 are each 3P-RAM2
It is connected to the control signal terminal, address terminal, and data terminal of port P1 of No. 6, and also to the actuator 43.
マイクロコンピュータ７のＣＰＵ１７のコント１〇−
ロール信号端子、アドレス端子、及びデータ端子にそれ
ぞれ接続されるコントロールバスＣＢ７、アドレスバス
ＡＢ７及びデータバスＤＢ７はそれぞれ、３Ｐ−ＲＡＭ
２７のポートＰ１のコントロール信号端子、アドレス端
子、及びデータ端子に接続されるとともに、センサ３Ｉ
乃至３３に接続される。The control bus CB7, address bus AB7, and data bus DB7 connected to the control 10-roll signal terminal, address terminal, and data terminal of the CPU 17 of the microcomputer 7, respectively, are 3P-RAMs.
The sensor 3I is connected to the control signal terminal, address terminal, and data terminal of the port P1 of the sensor 3I.
to 33.
マイクロコンピュータ８のＣＰＵ１８のコントロール信
号端子、アドレス端子、及びデータ端子にそれぞれ接続
されるコントロールバスＣＢ８、アドレスバスＡＢ８及
びデータバスＤＢＳはそれぞれ、ＤＰ−ＲＡＭ２８のポ
ートＰ１のコントロール信号端子、アドレス端子、及び
データ端子に接続されるとともに、センサ３４乃至３５
に接続される。The control bus CB8, address bus AB8, and data bus DBS, which are connected to the control signal terminal, address terminal, and data terminal of the CPU 18 of the microcomputer 8, respectively, are connected to the control signal terminal, address terminal, and data terminal of the port P1 of the DP-RAM 28, respectively. The sensors 34 to 35 are connected to data terminals and
connected to.
監視用マイクロコンピュータ９の監Ｍ、用ＣＰ Ｕ３Ｏ
のコントロール信号端子、アドレス端子、及びデータ端
子にそれぞれ接続されるコントロールバスＣＢ９、アド
レスバスＡＢ９、及びデータバスＤＢ９はそれぞれ、マ
イクロコンピュータ２゜Ｍ２２に書き込まれたデータを
読み出すことにより、ＣＰＵ１２からＣＰＵＩＩへのデ
ータの転送を行うことができる。Supervisor M of monitoring microcomputer 9, CPU U3O
The control bus CB9, address bus AB9, and data bus DB9, which are connected to the control signal terminal, address terminal, and data terminal of data can be transferred.
以下同様にして、マイクロコンピュータｌのＣＰＵＩＩ
とマイクロコンピュータ３，４の各ＣＰＵ１３，１４と
の間、マイクロコンピュータ２０ＣＰＵ１２とマイクロ
コンピュータ５，６の各ＣＰＵｌ５，１６との間、並び
にマイクロコンピュータ３のＣＰＵ１３とマイクロコン
ピュータ７８の各ＣＰＵ１７．１８との間において、デ
ータの通信を行うことができる。Similarly, the CPU II of the microcomputer l
and each of the CPUs 13 and 14 of the microcomputers 3 and 4, between the microcomputer 20 CPU 12 and each of the CPUs 15 and 16 of the microcomputers 5 and 6, and between the CPU 13 of the microcomputer 3 and each of the CPUs 17 and 18 of the microcomputer 78. Data can be communicated between them.
（２）制御システム全体の動作
センサ３Ｉ乃至３３から出力される検出データがマイク
ロコンピュータ７のＣＰＵ１７に入力され、また、セン
サ３４．３５から出力される検出データがマイクロコン
ピュータ８のＣＰＵ１８に入力され、さらに、センサ３
６．３７から出力される検出データがマイクロコンピュ
ータ４のＣＰＵ１４に入力される。(2) Detection data output from the operation sensors 3I to 33 of the entire control system is input to the CPU 17 of the microcomputer 7, and detection data output from the sensors 34 and 35 is input to the CPU 18 of the microcomputer 8, Furthermore, sensor 3
The detection data output from 6.37 is input to the CPU 14 of the microcomputer 4.
マイクロコンピュータ１乃至８の各ｃｐｕｉｔ＝１３
３．６．７の各３Ｐ−ＲＡＭ２２，２３，２６゜２７の
各ポートＰ３のコントロール信号端子、アドレス端子、
及びデータ端子に接続される。Each CPUIT of microcomputers 1 to 8 = 13 3. Control signal terminal and address terminal of each port P3 of each 3P-RAM 22, 23, 26゜27 of 3.6.7,
and connected to the data terminal.
以上のように構成された制御システムの動作について、
下記の項目毎に説明する。Regarding the operation of the control system configured as above,
Each item will be explained below.
（１）各ＣＰＵ間のデータの通信
（２）制御システム全体の動作
（３）監視用ＣＰＵ１９の動作
（１）各ＣＰＵ間のデータの通信
マイクロコンピュータｌのＣＰＵＩＩが、データをマイ
クロコンピュータ２のＣＰＵ１２に転送する場合は、Ｃ
ＰＵ１１が転送すべきデータを３Ｐ−ＲＡＭＩ ２に書
込んだ後、ＣＰＵ１２が３ＰＲＡＭ１２に書き込まれた
データを読み出すことにより、ＣＰＵＩＩからＣＰＵ１
２へのデータの転送を行うことができる。また、マイク
ロコンピュータｌのＣＰＵＩＩが、マイクロコンピュー
タ２のＣＰＵ１２からデータを転送させる場合は、ＣＰ
Ｕ１２が予め転送すべきデータを３Ｐ−ＲＡＭ２２に書
き込んだ後、ＣＰＵ１ｌが３Ｐ−ＲＡ乃至１８はそれぞ
れ、上記入力された検出データに基づいて所定の演算を
行い、必要に応じて各ＣＰＵＩＩ乃至１８間で上述のよ
うにデータの通信を行う。最終的に、ＣＰＵ １５がア
クチュエータ４１．４２の制御のための制御データを演
算してそれぞれアクチュエータ４１．４２に出力して所
定の制御を行い、また、ＣＰＵ１６が、アクチュエータ
４３の制御のための制御データを演算した後アクチュエ
ータ４３に出力して所定の制御を行う。(1) Communication of data between each CPU (2) Operation of the entire control system (3) Operation of the monitoring CPU 19 (1) Communication of data between each CPU The CPU II of the microcomputer 1 transfers data to the CPU 12 of the microcomputer 2. If you want to transfer to C.
After the PU 11 writes the data to be transferred to the 3P-RAMI 2, the CPU 12 reads the data written to the 3PRAM 12, thereby transferring the data from the CPU II to the CPU 1.
Data can be transferred to 2. In addition, when the CPU II of the microcomputer 1 transfers data from the CPU 12 of the microcomputer 2, the CPU
After the U12 writes the data to be transferred in advance to the 3P-RAM 22, the CPU 1l performs predetermined calculations on each of the 3P-RA to 18 based on the input detection data, and transfers information between each CPU II to 18 as necessary. Data communication is performed as described above. Finally, the CPU 15 calculates control data for controlling the actuators 41 and 42 and outputs them to each actuator 41 and 42 to perform predetermined control, and the CPU 16 calculates control data for controlling the actuator 43. After calculating the data, it is output to the actuator 43 for predetermined control.
（３）監視用ＣＰＵ１’９の動作
上述のように、３Ｐ−ＲＡＭ２２，２３，２６゜２７に
はそれぞれ、ＣＰＵＩＩからＣＰＵＩ２へ又はＣＰＵ１
２からＣＰＵＩＩへ転送されるブタ、ＣＰＵＩＩからＣ
ＰＵ１３へ又はＣＰＵ１３からＣＰＵＩＩへ転送される
データ、ＣＰＵ１２からＣＰＵ１６又はＣＰＵ１６から
ＣＰＵ１２へ転送されるデータ、並びにＣＰＵ１３から
ＣＰＵ１７へ又はＣＰＵ１７からＣＰＵ１３へ転送され
るデータが一時的に書き込まれる。(3) Operation of the monitoring CPU 1'9 As mentioned above, the 3P-RAMs 22, 23, and 26°27 are connected from the CPU II to the CPU 2 or from the CPU 1
Pig transferred from 2 to CPUII, CPUII to C
Data transferred to the PU 13 or from the CPU 13 to the CPU II, data transferred from the CPU 12 to the CPU 16 or from the CPU 16 to the CPU 12, and data transferred from the CPU 13 to the CPU 17 or from the CPU 17 to the CPU 13 are temporarily written.
監視用ＣＰＵ１９は、３Ｐ−ＲＡＭ２２．２３゜２６．
２７に書き込まれた上記データを周期的に順次読出した
後、読み出したデータが適正な範囲にあるか否かを判断
することによって、当該制御システム内の各部の故障等
の異常状態を検出し、上記異常状態に対する所定の制御
を、３Ｐ−ＲＡＭ２２，２３，２６．２７を介してＣＰ
Ｕ４１゜１２．１３，１６．１’７に対して行う。The monitoring CPU 19 has a 3P-RAM 22.23°26.
After reading out the data written in the control system 27 periodically and sequentially, by determining whether the read data is within an appropriate range, detecting an abnormal state such as a failure of each part in the control system, The predetermined control for the above abnormal state is carried out by the CP via the 3P-RAMs 22, 23, 26.27.
Perform for U41°12.13, 16.1'7.
例えば、センサ３，１が故障した場合、ＣＰＵ １７に
は、外乱が含まれた検出データが入力され、ＣＰＵ１７
はこの検出データを３Ｐ−Ｒ’ＡＭ２７を介してＣＰＵ
１３に転送する。このとき、監視用ＣＰＵ１９は、３Ｐ
−ＲＡＭ２７に書き込まれた上記検出データを読出した
後、該検出データが適正な範囲にあるか否かを判断する
ことで、センサ３１の故障を検出することができ、もし
故障を検出したとき、監視用ＣＰＵ１９は、例えばセン
サ３１の故障を表示する表示器（図示せず。）を点灯さ
せる。For example, if the sensors 3 and 1 fail, detection data including disturbance is input to the CPU 17, and the CPU 17
sends this detection data to the CPU via 3P-R'AM27.
Transfer to 13. At this time, the monitoring CPU 19
- After reading the detection data written in the RAM 27, it is possible to detect a failure of the sensor 31 by determining whether or not the detection data is within an appropriate range.If a failure is detected, The monitoring CPU 19 lights up a display (not shown) that indicates a failure of the sensor 31, for example.
さらに、アクチュエータ４３を制御するための制御デー
タがＣＰＵ１２から３Ｐ−ＲＡＭ２６を介してＣＰＵ１
６に転送された場合の監視用ＣＰＵ１９の動作例につい
て、第３図のフローチャートを参照して説明する。ここ
で、ＣＰＵ１２によって演算されるアクチュエータ４３
を制御するための制御データＤＡが、ＣＰＵ１２におい
て設定される制御ゲインＫに対して、第２図に示すよう
に、線形的に増加するものとし、アクチュエータ４３を
制御するための制御データの適正な範囲が２５から５０
までの範囲であるとする。Further, control data for controlling the actuator 43 is transmitted from the CPU 12 to the CPU 1 via the 3P-RAM 26.
An example of the operation of the monitoring CPU 19 when the data is transferred to the computer 6 will be described with reference to the flowchart in FIG. Here, the actuator 43 calculated by the CPU 12
Assume that the control data DA for controlling the actuator 43 increases linearly with respect to the control gain K set in the CPU 12, as shown in FIG. Range is 25 to 50
Suppose that the range is up to .
監視用ＣＰＵＩ ９は、ステップＳｌｌにおいて、３Ｐ
−ＲＡＭ２６に書き込まれた制御データＤＡを読出した
後、ステップＳ１２において、当該制御データＤＡが適
正な範囲にあるか否か、すなわち２５から５０までの軸
回にあるか否かを判別する。もし該制御データＤＡが適
正な範囲にあるならば、次の診断ステップに進み、一方
、該制御データＤＡが適正な範囲にないならば、ステッ
プＳ１３において、ＣＰＵ１２の制御ゲインの調整で対
応が可能か否かを判断し、対応が可能であるならば、ス
テップＳ４４からステップ５１５に進み、ＣＰＵ１２の
制御ゲインを上げるか又は下げるかを判断する。もしＣ
ＰＵ１２の制御ゲインを上げると判断した場合は、ステ
ップ３１７からステップＳ１８に進み、監視用ＣＰＵ１
９がＣＰＵ１２に対してＣＰＵ１２の制御ゲインを上げ
るように指示して、３Ｐ−ＲＡＭ２６に書き込まれる上
記制御データＤＡを適正な範囲になるように制御した後
、次の診断ステップに進む。一方、ステップＳ１５にお
いて、ＣＰＵ１２の制御ゲインを下げると判断した場合
は、ステップ３１７からステップ３１８に進み、監視用
ＣＰＵ１９がＣＰＵ ｌ ２に対してＣＰＵ１２の制御
ゲインを下げるように指示して、３Ｐ−ＲＡＭ２６に書
き込まれる上記制御データＤＡを適正な範囲になるよう
に制御した後、次の診断ステップに進む。The monitoring CPUI 9 performs 3P in step Sll.
- After reading the control data DA written in the RAM 26, in step S12, it is determined whether the control data DA is within an appropriate range, that is, whether it is in the axial rotation range from 25 to 50. If the control data DA is within the appropriate range, proceed to the next diagnostic step; on the other hand, if the control data DA is not within the appropriate range, it is possible to take action by adjusting the control gain of the CPU 12 in step S13. If a countermeasure is possible, the process proceeds from step S44 to step 515, and it is determined whether to increase or decrease the control gain of the CPU 12. If C
If it is determined that the control gain of the PU 12 is to be increased, the process advances from step 317 to step S18, and the control gain of the monitoring CPU 1 is increased.
9 instructs the CPU 12 to increase the control gain of the CPU 12 and controls the control data DA written in the 3P-RAM 26 to be within an appropriate range, and then proceeds to the next diagnostic step. On the other hand, if it is determined in step S15 that the control gain of the CPU 12 is to be lowered, the process proceeds from step 317 to step 318, where the monitoring CPU 19 instructs the CPU l 2 to lower the control gain of the CPU 12, and the 3P- After controlling the control data DA written in the RAM 26 so that it falls within an appropriate range, the process proceeds to the next diagnostic step.
一方、ステップＳ１３において、ＣＰＵ１２の制御ゲイ
ンの調整で対応できないと判断した場合は、ステップＳ
１４からステップＳ１６に進み、他の方法を検討する。On the other hand, if it is determined in step S13 that this cannot be handled by adjusting the control gain of the CPU 12, step
14, the process proceeds to step S16, and other methods are considered.
以上の手順により、ＣＰＵ１２における演算の異常状態
を検出し、アクチュエータ４３を制御するための制御デ
ータＤＡを適正な範囲になるように制御することができ
る。By the above procedure, it is possible to detect an abnormal state of calculation in the CPU 12 and control the control data DA for controlling the actuator 43 so that it falls within an appropriate range.
以上の実施例においては、複数のｃｐＵｌｌ。In the above embodiment, a plurality of cpUlls.
１２．１３．１６．１７の異常状態並びにこれらのＣＰ
Ｕに接続される周辺装置の異常状態を、１個の監視用マ
イクロコンピュータ９の監視用ＣＰＵ１９によって検出
することができ、個々のマイクロコンピュータが異常状
態の有無を判別する従来例に比較して、全体的なハード
ウェア、ソフトウェアの簡略化をはかることができる。12.13.16.17 abnormal conditions and these CPs
The abnormal state of the peripheral device connected to U can be detected by the monitoring CPU 19 of one monitoring microcomputer 9, compared to the conventional example in which each microcomputer determines whether there is an abnormal state. Overall hardware and software can be simplified.
また、各マイクロコンピュータ２，３．６．７は、監視
用のプログラムを実行する必要がないので、通常の制御
及び演算のためのプログラムと監視用のプログラムを平
行して実行する従来例に比較して、各マイクロコンピュ
ータの処理速度を大幅に改善することができる。In addition, since each microcomputer 2, 3, 6, and 7 does not need to execute a monitoring program, compared to the conventional example in which a program for normal control and calculation and a program for monitoring are executed in parallel. As a result, the processing speed of each microcomputer can be significantly improved.
以上の実施例において、監視用ＣＰＵ１９をマイクロコ
ンピュータ２，３．６７の各３Ｐ−Ｒ−１７＝
ＡＭ２２．２３．２６．２７と接続しているが、これに
限らず、必要に応じて他のマイクロコンピュータ４，５
．８と接続するようにしてもよい。この場合、ＤＰ、−
ＲＡＭ２４，２５．２８の代わり１：ｌ：３ Ｐ −Ｒ
，、ＡＭを設ける必要がある。In the above embodiment, the monitoring CPU 19 is connected to each 3P-R-17 = AM22.23.26.27 of the microcomputer 2, 3.67, but this is not limited to this, and other connections may be made as necessary. Microcomputer 4,5
．． 8 may be connected. In this case, DP, -
RAM24, 25.28 replacement 1:l:3 P-R
,,AM must be provided.
以上の実施例において、２個のＣＰＵと監視用ＣＰＵ１
．９を接続するために、３Ｐ−ＲＡＭを用いているが、
これに限らず、接続するＣＰＵの個数に応じて４個以上
のボートを有するマルチポートＲＡＭを用いるようにし
てもよい。In the above embodiment, two CPUs and a monitoring CPU1
．． I am using 3P-RAM to connect 9.
The present invention is not limited to this, and a multiport RAM having four or more ports may be used depending on the number of CPUs to be connected.
以上の実施例において、各ＣＰＵを３Ｐ−ＲＡＭ２２，
２３．２６．２７又はＤＰ−ＲＡＭ２４２．５．２８を
介して接続しているので、各ｃＰＵは独立して動作する
ことができ、これにより、各ＣＰ’Ｕの処理速度を向上
させることができる。In the above embodiment, each CPU is connected to 3P-RAM22,
23.26.27 or DP-RAM242.5.28, each cPU can work independently, which can improve the processing speed of each CPU'U. .
［発明の効果］
以上詳述したように本発明によれば、複数のマイクロコ
ンピュータを備えたマルチコンピュータシステムにおい
て、少なくとも１つの監視用マイクロコンピュータを設
けるととともに、監視対象第２図は第１図のＣＰＵｌ６
の制御ゲインと演算結果データの関係を示すグラフ、
第３図は第１図の監視用ＣＰＵ１９の制御の一例を示す
フローチャートである。[Effects of the Invention] As detailed above, according to the present invention, in a multi-computer system including a plurality of microcomputers, at least one monitoring microcomputer is provided, and the monitored target in FIG. 2 is the same as that in FIG. 1. CPU16
FIG. 3 is a flowchart showing an example of control of the monitoring CPU 19 of FIG. 1.
■乃至８・・・制御用マイクロコンピュータ、９・・・
監視用マイクロコンピュータ、１１乃至Ｉ８・・・制御
用ＣＰ、Ｕ。■～8... Control microcomputer, 9...
Monitoring microcomputer, 11 to I8...control CP, U.
１９・・・監視用ＣＰＵ。19... Monitoring CPU.
２２．２３，２６．２７・・・３Ｐ−ＲＡＭ。22.23, 26.27...3P-RAM.
３１乃至３３・・・センサ、 ４３・・・アクチュエータ。31 to 33...sensors, 43...actuator.
特許出願人 マツダ株式会社
代理人 弁理士 青白 葆ほか１名
であるシステム内の各マイクロコンピュータは、マルチ
ポートＲＡＭを介して上記監視用マイクロコンピュータ
に接続され、上記マルチポートＲＡＭの特定のポートか
ら読出したデータに基づいて、各マイクロコンピュータ
又は各マイクロコンピュタに接続された外部装置の異常
状態を検出するようにしたので、個々のマイクロコンピ
ュータが異常状態の有無を判別する従来例に比較して、
全体的なハードウェア、ソフトウェアの簡略化をはかる
ことができる。Each microcomputer in the system is connected to the above-mentioned monitoring microcomputer via a multi-port RAM, and reads data from a specific port of the multi-port RAM. Since the abnormal state of each microcomputer or an external device connected to each microcomputer is detected based on the data collected, compared to the conventional example in which each microcomputer determines the presence or absence of an abnormal state,
Overall hardware and software can be simplified.
また、監視用マイクロコンピュータ以外の各マイクロコ
ンピュータは、監視用のプログラムを実行する必要がな
いので、通常の制御及び演算のためのプログラムと監視
用のプログラムを平行して実行する従来例に比較して、
各マイクロコンピュータの処理速度を大幅に改善するこ
とができる。In addition, each microcomputer other than the monitoring microcomputer does not need to execute a monitoring program, so compared to the conventional example in which a program for normal control and calculation and a program for monitoring are executed in parallel. hand,
The processing speed of each microcomputer can be significantly improved.
Claims (1)
ピュータシステムの異常監視装置であって、少なくとも
１つの監視用マイクロコンピュータを設けるととともに
、監視対象であるシステム内の各マイクロコンピュータ
は、マルチポートＲＡＭを介して上記監視用マイクロコ
ンピュータに接続されており、上記マルチポートＲＡＭ
の特定のポートから読出したデータに基づいて、各マイ
クロコンピュータ又は各マイクロコンピュータに接続さ
れた外部装置の異常状態を検出するようにしたことを特
徴とするマルチコンピュータシステムの異常監視装置。(1) An abnormality monitoring device for a multi-computer system equipped with a plurality of microcomputers, in which at least one monitoring microcomputer is provided, and each microcomputer in the system to be monitored is connected via a multiport RAM. is connected to the above-mentioned monitoring microcomputer, and the above-mentioned multi-port RAM
1. An abnormality monitoring device for a multi-computer system, characterized in that an abnormal state of each microcomputer or an external device connected to each microcomputer is detected based on data read from a specific port of the multi-computer system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020191A JPH02199575A (en) | 1989-01-30 | 1989-01-30 | Abnormality monitoring device for multicomputer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020191A JPH02199575A (en) | 1989-01-30 | 1989-01-30 | Abnormality monitoring device for multicomputer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199575A true JPH02199575A (en) | 1990-08-07 |
Family
ID=12020284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020191A Pending JPH02199575A (en) | 1989-01-30 | 1989-01-30 | Abnormality monitoring device for multicomputer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199575A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04358234A (en) * | 1991-06-04 | 1992-12-11 | Toshiba Corp | Supervisory and control method for duplex computer system |
-
1989
- 1989-01-30 JP JP1020191A patent/JPH02199575A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04358234A (en) * | 1991-06-04 | 1992-12-11 | Toshiba Corp | Supervisory and control method for duplex computer system |
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