JP2008102686A - Field controller - Google Patents

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JP2008102686A JP2006283905A JP2006283905A JP2008102686A JP 2008102686 A JP2008102686 A JP 2008102686A JP 2006283905 A JP2006283905 A JP 2006283905A JP 2006283905 A JP2006283905 A JP 2006283905A JP 2008102686 A JP2008102686 A JP 2008102686A
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Seiki Kosakai
清貴 小酒井
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Yokogawa Electric Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a field controller for using a processor in which the execution sequence of instructions or the sequence of data to be output is different. <P>SOLUTION: A processor 11A of a controller 10 reads the data of a main memory 13A, and writes the data in a main memory 23A of a controller 20. A processor 11B of the controller 10 reads the data of a main memory 13B, and writes the data in a main memory 23B of the controller 20. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、複数のコントローラを冗長化動作させるフィールド制御装置に関する。   The present invention relates to a field control apparatus that operates a plurality of controllers in a redundant manner.

動作の信頼性を向上させるため、複数のコントローラで並行して同一処理を実行するフィールド制御装置が知られている。図４は、このようなフィールド制御装置の構成例を示すブロック図である。   In order to improve the reliability of operation, a field control device that performs the same processing in parallel with a plurality of controllers is known. FIG. 4 is a block diagram showing a configuration example of such a field control device.

図４に示すように、コントローラ７０は、一対のプロセッサ７１Ａおよびプロセッサ７１Ｂと、一対のインタフェースコントローラ７２Ａおよびインタフェースコントローラ７２Ｂと、一対のメインメモリ７３Ａおよびメインメモリ７３Ｂと、通信装置７４と、外部入出力装置７５と、照合器７６と、を備える。   As shown in FIG. 4, the controller 70 includes a pair of processors 71A and 71B, a pair of interface controllers 72A and 72B, a pair of main memory 73A and main memory 73B, a communication device 74, and an external input / output. The apparatus 75 and the collator 76 are provided.

プロセッサ７１Ａおよびプロセッサ７１Ｂは同一処理を実行する。照合器７６は、プロセッサ７１Ａおよびプロセッサ７１Ｂのデータを照合し、不一致のデータがあれば異常と判断し、外部へのデータ出力を停止させる。これにより、外部への誤出力を防止できる。   The processor 71A and the processor 71B execute the same processing. The collator 76 collates the data of the processor 71A and the processor 71B. If there is mismatched data, the collator 76 determines that the data is abnormal and stops outputting data to the outside. Thereby, an erroneous output to the outside can be prevented.

同様に、コントローラ８０は、一対のプロセッサ８１Ａおよびプロセッサ８１Ｂと、一対のインタフェースコントローラ８２Ａおよびインタフェースコントローラ８２Ｂと、一対のメインメモリ８３Ａおよびメインメモリ８３Ｂと、通信装置８４と、外部入出力装置８５と、照合器８６と、を備える。   Similarly, the controller 80 includes a pair of processors 81A and 81B, a pair of interface controllers 82A and 82B, a pair of main memory 83A and main memory 83B, a communication device 84, an external input / output device 85, And a collator 86.

プロセッサ８１Ａおよびプロセッサ８１Ｂは同一処理を実行する。照合器８６は、プロセッサ８１Ａおよびプロセッサ８１Ｂのデータを照合し、不一致のデータがあれば異常と判断し、外部へのデータ出力を停止させる。これにより、外部への誤出力を防止できる。   The processor 81A and the processor 81B execute the same processing. The collator 86 collates the data of the processor 81A and the processor 81B. If there is mismatched data, the collator 86 determines that the data is abnormal and stops outputting data to the outside. Thereby, an erroneous output to the outside can be prevented.

コントローラ７０およびコントローラ８０は、それぞれ同じデータを使用し、同じ演算を実行する。これにより冗長化動作を可能としている。   The controller 70 and the controller 80 use the same data and execute the same calculation. This enables a redundant operation.

特開２００１−２５６０７０号公報JP 2001-256070 A

しかし、図４に示すフィールド制御装置で使用されるプロセッサは、命令の実行順序および出力されるデータの順序が同一であることを前提としている。命令の実行順序および出力されるデータの順序が微妙なタイミングなどに応じて変化するタイプのプロセッサを用いれば、照合結果が不一致となり、異常が誤検出されてしまう。   However, the processor used in the field control device shown in FIG. 4 is based on the premise that the execution order of instructions and the order of output data are the same. If a processor of a type in which the execution order of instructions and the order of output data changes according to subtle timings or the like is used, the collation results are inconsistent and an abnormality is erroneously detected.

また、図４に示すフィールド制御装置では、メインメモリのデータも一致しているため、２つのコントローラ７０，８０にあるすべてのメインメモリ７３Ａ，７３Ｂ，８３Ａ，８３Ｂのデータを同一とすることで、冗長化動作を可能としている。例えば、コントローラ７０が単独で動作している間に、コントローラ８０を追加動作させる場合、コントローラ７０のプロセッサ７１Ａおよびプロセッサ７１Ｂは、メインメモリ７３Ａ，７３Ｂのデータをリードし、通信装置７４および通信装置８４を介してメインメモリ８３Ａ，８３Ｂにライトする。この場合、メインメモリ７３Ａのデータと、メインメモリ８３Ａのデータとは一致しており、すべてのメインメモリ７３Ａ，７３Ｂ，８３Ａ，８３Ｂのデータが同一となった時点から、２つのコントローラ７０，８０による冗長化動作が可能となる。   Further, in the field control device shown in FIG. 4, since the data in the main memory also match, by making the data in all the main memories 73A, 73B, 83A, 83B in the two controllers 70, 80 the same, Redundant operation is possible. For example, when the controller 80 is additionally operated while the controller 70 is operating alone, the processor 71A and the processor 71B of the controller 70 read the data in the main memories 73A and 73B, and the communication device 74 and the communication device 84. To the main memories 83A and 83B. In this case, the data in the main memory 73A and the data in the main memory 83A match, and the data from all the main memories 73A, 73B, 83A, and 83B are the same by the two controllers 70 and 80. Redundant operation is possible.

本発明の目的は、命令の実行順序や出力されるデータの順序が異なるプロセッサを用いることができるフィールド制御装置を提供することにある。   An object of the present invention is to provide a field control apparatus that can use processors having different execution orders of instructions and output data.

本発明のフィールド制御装置は、同一処理を実行する第１のプロセッサおよび第２のプロセッサを備える第１のコントローラと、同一処理を実行する第３のプロセッサおよび第４のプロセッサを備える第２のコントローラと、により冗長化動作を実行するフィールド制御装置において、前記第１のコントローラには、前記第１のプロセッサのメインメモリとしての第１のメモリと、前記第２のプロセッサのメインメモリとしての第２のメモリと、が設けられ、前記第２のコントローラには、前記第３のプロセッサのメインメモリとしての第３のメモリと、前記第４のプロセッサのメインメモリとしての第４のメモリと、が設けられ、前記フィールド制御システムは、前記第２のコントローラの稼動開始時に、前記第１のメモリのデータを前記第３のメモリに転送する第１の転送手段と、前記第２のコントローラの稼動開始時に、前記第１のメモリのデータとは異なる前記第２のメモリのデータを前記第４のメモリに転送する第２の転送手段と、を備えることを特徴とする。
このフィールド制御装置によれば、前記第２のコントローラの稼動開始時に、第１のメモリのデータを第３のメモリに、第１のメモリのデータとは異なる第２のメモリのデータを第４のメモリに転送するので、命令の実行順序や出力されるデータの順序が異なるプロセッサを用いることができる。 The field control device according to the present invention includes a first controller including a first processor and a second processor that execute the same process, and a second controller including a third processor and a fourth processor that execute the same process. In the field control device that performs the redundancy operation, the first controller includes a first memory as a main memory of the first processor and a second memory as a main memory of the second processor. The second controller is provided with a third memory as a main memory of the third processor and a fourth memory as a main memory of the fourth processor. And the field control system stores the data in the first memory at the start of operation of the second controller. A first transfer means for transferring to the third memory and a second memory for transferring the second memory data different from the first memory data to the fourth memory at the start of operation of the second controller. 2 transfer means.
According to this field control device, at the start of operation of the second controller, the data in the first memory is transferred to the third memory, and the data in the second memory different from the data in the first memory is transferred to the fourth memory. Since the data is transferred to the memory, it is possible to use processors having different instruction execution orders and output data orders.

前記第１のコントローラは、第１のプロセッサおよび第２のプロセッサのデータのうち、外部への出力データのみを限定的に照合する照合器を具備し、前記第２のコントローラは、第３のプロセッサおよび第４のプロセッサのデータのうち、外部への出力データのみを限定的に照合する照合器を具備してもよい。   The first controller includes a collator that limitedly collates only output data to the outside of data of the first processor and the second processor, and the second controller includes a third processor. In addition, a collator that collates limitedly only the output data to the outside of the data of the fourth processor may be provided.

本発明のフィールド制御装置によれば、前記第２のコントローラの稼動開始時に、第１のメモリのデータを第３のメモリに、第１のメモリのデータとは異なる第２のメモリのデータを第４のメモリに転送するので、命令の実行順序や出力されるデータの順序が異なるプロセッサを用いることができる。   According to the field control device of the present invention, when the operation of the second controller is started, the first memory data is transferred to the third memory, and the second memory data different from the first memory data is transferred to the third memory. Therefore, it is possible to use processors having different instruction execution order and output data order.

以下、図１〜図３を参照して、本発明によるフィールド制御装置の一実施形態について説明する。   Hereinafter, an embodiment of a field control apparatus according to the present invention will be described with reference to FIGS.

図１は、本実施形態のフィールド制御装置の構成を示すブロック図である。このフィールド制御装置は、プラントに設置されたフィールド機器についてデータ処理を実行することで、フィールド機器を制御するための装置である。   FIG. 1 is a block diagram showing the configuration of the field control apparatus of this embodiment. This field control device is a device for controlling a field device by executing data processing on the field device installed in the plant.

図１に示すように、本実施形態のフィールド制御装置は、同一処理を並行して実行するコントローラ１０と、コントローラ２０とを備える。   As shown in FIG. 1, the field control device of this embodiment includes a controller 10 that executes the same processing in parallel, and a controller 20.

コントローラ１０は、一対のプロセッサ１１Ａおよびプロセッサ１１Ｂと、一対のインタフェースコントローラ１２Ａおよびインタフェースコントローラ１２Ｂと、一対のメインメモリ１３Ａおよびメインメモリ１３Ｂと、転送手段としての一対の通信装置１４Ａおよび通信装置１４Ｂと、外部入出力装置１５と、照合器１６と、を備える。   The controller 10 includes a pair of processors 11A and 11B, a pair of interface controllers 12A and 12B, a pair of main memory 13A and main memory 13B, a pair of communication devices 14A and 14B as transfer means, An external input / output device 15 and a collator 16 are provided.

インタフェース１２Ａ、メモリ１３Ａおよび通信装置１４Ａは、プロセッサ１１Ａに対する専用の構成要素として、インタフェース１２Ｂ、メモリ１３Ｂおよび通信装置１４Ｂは、プロセッサ１１Ｂに対応する専用の構成要素として、それぞれ設けられている。   The interface 12A, the memory 13A, and the communication device 14A are provided as dedicated components for the processor 11A, and the interface 12B, the memory 13B, and the communication device 14B are provided as dedicated components corresponding to the processor 11B.

照合器１６は、外部入出力装置１５への出力データのみに限定して、プロセッサ１１Ａおよびプロセッサ１１Ｂのデータを照合する。   The collator 16 collates the data of the processor 11A and the processor 11B only for the output data to the external input / output device 15.

プロセッサ１１Ａはインタフェースコントローラ１２Ａを介してメインメモリ１３Ａにアクセスしながら動作を実行する。一方、プロセッサ１１Ｂはインタフェースコントローラ１２Ｂを介してメインメモリ１３Ｂにアクセスしながら動作を実行する。   The processor 11A executes an operation while accessing the main memory 13A via the interface controller 12A. On the other hand, the processor 11B executes an operation while accessing the main memory 13B via the interface controller 12B.

プロセッサ１１Ａおよびプロセッサ１１Ｂには、外部入出力装置１５を介して同一データが与えられ、プロセッサ１１Ａおよびプロセッサ１１Ｂは同一演算処理をそれぞれ独立して実行する。ただし、プロセッサ１１Ａおよびプロセッサ１１Ｂの内部における命令の実行順序は同一ではなく、データの出力の順序も異なる。しかし、上記のように照合器１６は、最終的に外部入出力装置１５へ出力されるデータのみを照合するため、処理が正常に実行されていれば、個々の処理のタイミングが異なっていても異常が誤検出されることはない。   The same data is given to the processor 11A and the processor 11B via the external input / output device 15, and the processor 11A and the processor 11B independently execute the same arithmetic processing. However, the execution order of instructions in the processor 11A and the processor 11B is not the same, and the data output order is also different. However, since the collator 16 collates only the data finally output to the external input / output device 15 as described above, the timing of each process may be different as long as the process is executed normally. Anomalies are never falsely detected.

同様に、コントローラ２０は、一対のプロセッサ２１Ａおよびプロセッサ２１Ｂと、一対のインタフェースコントローラ２２Ａおよびインタフェースコントローラ２２Ｂと、一対のメインメモリ２３Ａおよびメインメモリ２３Ｂと、一対の通信装置２４Ａおよび通信装置２４Ｂと、外部入出力装置２５と、照合器２６と、を備える。   Similarly, the controller 20 includes a pair of processors 21A and 21B, a pair of interface controllers 22A and 22B, a pair of main memory 23A and main memory 23B, a pair of communication devices 24A and 24B, An input / output device 25 and a collator 26 are provided.

インタフェース２２Ａ、メモリ２３Ａおよび通信装置２４Ａは、プロセッサ２１Ａに対する専用の構成要素として、インタフェース２２Ｂ、メモリ２３Ｂおよび通信装置２４Ｂは、プロセッサ２１Ｂに対応する専用の構成要素として、それぞれ設けられている。   The interface 22A, the memory 23A, and the communication device 24A are provided as dedicated components for the processor 21A, and the interface 22B, the memory 23B, and the communication device 24B are provided as dedicated components corresponding to the processor 21B.

照合器２６は、外部入出力装置２５への出力データのみに限定して、プロセッサ２１Ａおよびプロセッサ２１Ｂのデータを照合する。   The collator 26 collates the data of the processor 21A and the processor 21B only for the output data to the external input / output device 25.

プロセッサ２１Ａはインタフェースコントローラ２２Ａを介してメインメモリ２３Ａにアクセスしながら動作を実行する。一方、プロセッサ２１Ｂはインタフェースコントローラ２２Ｂを介してメインメモリ２３Ｂにアクセスしながら動作を実行する。   The processor 21A executes an operation while accessing the main memory 23A via the interface controller 22A. On the other hand, the processor 21B executes an operation while accessing the main memory 23B via the interface controller 22B.

プロセッサ２１Ａおよびプロセッサ２１Ｂには、外部入出力装置２５を介して同一データが与えられ、プロセッサ２１Ａおよびプロセッサ２１Ｂは同一演算処理をそれぞれ独立して実行する。ただし、プロセッサ２１Ａおよびプロセッサ２１Ｂの内部における命令の実行順序は同一ではなく、データの出力の順序も異なる。しかし、上記のように照合器２６は、最終的に外部入出力装置２５へ出力されるデータのみを照合するため、処理が正常に実行されていれば、個々の処理のタイミングが異なっていても異常が誤検出されることはない。   The same data is given to the processor 21A and the processor 21B via the external input / output device 25, and the processor 21A and the processor 21B independently execute the same arithmetic processing. However, the execution order of instructions in the processor 21A and the processor 21B is not the same, and the data output order is also different. However, as described above, the collator 26 collates only the data that is finally output to the external input / output device 25. Therefore, if the processing is normally executed, the timing of each processing may be different. Anomalies are never falsely detected.

２つのインタフェースコントローラ２２Ａおよびインタフェースコントローラ２２Ｂには、外部入出力装置１５および外部入出力装置２５を介して、同一のデータが与えられる。このため、コントローラ１０およびコントローラ２０は、同一処理を並行して実行する冗長化動作を行うことができる。   The two interface controllers 22A and 22B are given the same data via the external input / output device 15 and the external input / output device 25. For this reason, the controller 10 and the controller 20 can perform a redundant operation for executing the same process in parallel.

次に、冗長化動作開始時の動作手順について説明する。   Next, an operation procedure at the start of the redundancy operation will be described.

コントローラ１０が単独で動作している間に、コントローラ２０を追加動作させる場合、コントローラ１０のプロセッサ１１Ａはメインメモリ１３Ａのデータをリードし、そのデータをコントローラ２０のメインメモリ２３Ａにライトする。メインメモリ１３Ａのデータは、通信装置１４Ａ、コントローラ間通信バス１８Ａおよび通信装置２４Ａを介してメインメモリ２３Ａに転送される。また、データ転送中に発生するメインメモリ１３Ａへのライトデータは、通信装置１４Ａ、コントローラ間通信バス１８Ａおよび通信装置２４Ａを介して、直接メインメモリ２３Ａにライトされる。   When the controller 20 is additionally operated while the controller 10 is operating alone, the processor 11A of the controller 10 reads data from the main memory 13A and writes the data to the main memory 23A of the controller 20. Data in the main memory 13A is transferred to the main memory 23A via the communication device 14A, the inter-controller communication bus 18A, and the communication device 24A. Write data to the main memory 13A generated during data transfer is directly written to the main memory 23A via the communication device 14A, the inter-controller communication bus 18A, and the communication device 24A.

同様に、コントローラ１０のプロセッサ１１Ｂはメインメモリ１３Ｂのデータをリードし、そのデータをコントローラ２０のメインメモリ２３Ｂにライトする。メインメモリ１３Ｂのデータは、通信装置１４Ｂ、コントローラ間通信バス１８Ｂおよび通信装置２４Ｂを介してメインメモリ２３Ｂに転送される。また、データ転送中に発生するメインメモリ１３Ｂへのライトデータは、通信装置１４Ｂ、コントローラ間通信バス１８Ｂおよび通信装置２４Ｂを介して、直接メインメモリ２３Ｂにライトされる。   Similarly, the processor 11B of the controller 10 reads data from the main memory 13B and writes the data to the main memory 23B of the controller 20. Data in the main memory 13B is transferred to the main memory 23B via the communication device 14B, the inter-controller communication bus 18B, and the communication device 24B. Write data to the main memory 13B generated during data transfer is directly written to the main memory 23B via the communication device 14B, the inter-controller communication bus 18B, and the communication device 24B.

このように、プロセッサ１１Ａおよびプロセッサ１１Ｂは、それぞれ独自にメインメモリ１３Ａおよびメインメモリ１３Ｂのデータをメインメモリ２３Ａおよびメインメモリ２３Ｂにライトする。メインメモリ１３Ａおよびメインメモリ１３Ｂのデータ間の照合は行われることがなく、プロセッサの動作タイミングの相違からデータ間に相違があってもその影響を受けることはない。   As described above, the processor 11A and the processor 11B independently write the data of the main memory 13A and the main memory 13B to the main memory 23A and the main memory 23B, respectively. There is no comparison between the data in the main memory 13A and the main memory 13B, and even if there is a difference between the data due to the difference in the operation timing of the processor, it is not affected.

以上の処理により、メインメモリ１３Ａとメインメモリ２３Ａのデータ、およびメインメモリ１３Ｂとメインメモリ２３Ｂのデータが一致するため、プロセッサ１１Ａとプロセッサ２１Ａ、およびプロセッサ１１Ｂとプロセッサ２１Ｂは、それぞれ等値化されたデータを用いて動作を継続、開始でき、冗長化動作が可能となる。   Through the above processing, the data in the main memory 13A and the main memory 23A, and the data in the main memory 13B and the main memory 23B match, so that the processor 11A and the processor 21A and the processor 11B and the processor 21B are equalized. The operation can be continued and started using the data, and a redundant operation is possible.

以上説明したように、本実施形態のフィールド制御装置では、外部入出力装置１５，２５を介して外部に出力されるデータ間の照合のみを行うので、コントローラ内部でのプロセッサ動作に制約が生じない。したがって、プロセッサにおける命令の実行順序やデータの出力順序などに影響されることがなく、コントローラ内の誤動作検出を行いながらの動作が可能となる。   As described above, in the field control device of the present embodiment, only the collation between the data output to the outside through the external input / output devices 15 and 25 is performed, so that there is no restriction on the processor operation inside the controller. . Therefore, it is possible to perform an operation while detecting a malfunction in the controller without being affected by the instruction execution order and data output order in the processor.

また、プロセッサごとに冗長化に必要なデータの等値化処理を実行するので、命令の実行順序やデータの出力順序が固定されないプロセッサを使用した場合でも冗長化動作を確保することができる。   Further, since the data equalization processing necessary for redundancy is executed for each processor, the redundancy operation can be ensured even when a processor whose instruction execution order and data output order are not fixed is used.

図２は、１つのコントローラに２つの異なる種類のプロセッサを設けた場合の構成を示すブロック図である。   FIG. 2 is a block diagram showing a configuration when two different types of processors are provided in one controller.

コントローラ３０は、種類の異なるプロセッサ３１Ａおよびプロセッサ３１Ｂと、インタフェースコントローラ３２Ａおよびインタフェースコントローラ３２Ｂと、メインメモリ３３Ａおよびメインメモリ３３Ｂと、転送手段としての通信装置３４Ａおよび通信装置３４Ｂと、外部入出力装置３５と、照合器３６と、を備える。   The controller 30 includes different types of processors 31A and 31B, an interface controller 32A and an interface controller 32B, a main memory 33A and a main memory 33B, a communication device 34A and a communication device 34B as transfer means, and an external input / output device 35. And a collator 36.

インタフェース３２Ａ、メモリ３３Ａおよび通信装置３４Ａは、プロセッサ３１Ａに対する専用の構成要素として、インタフェース３２Ｂ、メモリ３３Ｂおよび通信装置３４Ｂは、プロセッサ３１Ｂに対応する専用の構成要素として、それぞれ設けられている。   The interface 32A, the memory 33A, and the communication device 34A are provided as dedicated components for the processor 31A, and the interface 32B, the memory 33B, and the communication device 34B are provided as dedicated components corresponding to the processor 31B.

照合器３６は、外部入出力装置３５への出力データのみに限定して、プロセッサ３１Ａおよびプロセッサ３１Ｂのデータを照合する。   The collator 36 collates the data of the processor 31A and the processor 31B only for the output data to the external input / output device 35.

プロセッサ３１Ａはインタフェースコントローラ３２Ａを介してメインメモリ３３Ａにアクセスしながら動作を実行する。一方、プロセッサ３１Ｂはインタフェースコントローラ３２Ｂを介してメインメモリ３３Ｂにアクセスしながら動作を実行する。   The processor 31A executes an operation while accessing the main memory 33A via the interface controller 32A. On the other hand, the processor 31B executes an operation while accessing the main memory 33B via the interface controller 32B.

プロセッサ３１Ａおよびプロセッサ３１Ｂには、外部入出力装置３５を介して同一データが与えられ、プロセッサ３１Ａおよびプロセッサ３１Ｂは同一演算処理をそれぞれ独立して実行する。ただし、プロセッサ３１Ａおよびプロセッサ３１Ｂはプロセッサの種類が互いに異なっており、内部における命令の実行手順や実行順序は同一ではなく、データの出力の順序も異なる。しかし、上記のように照合器３６は、最終的に外部入出力装置３５へ出力されるデータのみを照合するため、処理が正常に実行されていれば、個々の処理の手順やタイミングが異なっていても異常が誤検出されることはない。   The same data is given to the processor 31A and the processor 31B via the external input / output device 35, and the processor 31A and the processor 31B independently execute the same arithmetic processing. However, the processor 31A and the processor 31B are different from each other in the processor type, the instruction execution procedure and execution order in the inside are not the same, and the data output order is also different. However, as described above, the collator 36 collates only the data finally output to the external input / output device 35. Therefore, if the process is normally executed, the procedure and timing of each process are different. However, no abnormality is erroneously detected.

同様に、コントローラ４０は、種類の異なるプロセッサ４１Ａおよびプロセッサ４１Ｂと、インタフェースコントローラ４２Ａおよびインタフェースコントローラ４２Ｂと、メインメモリ４３Ａおよびメインメモリ４３Ｂと、通信装置４４Ａおよび通信装置４４Ｂと、外部入出力装置４５と、照合器４６と、を備える。プロセッサ４１Ａはプロセッサ３１Ａと同一種類であり、プロセッサ４１Ｂはプロセッサ３１Ｂと同一種類である。   Similarly, the controller 40 includes different types of processors 41A and 41B, an interface controller 42A and an interface controller 42B, a main memory 43A and a main memory 43B, a communication device 44A and a communication device 44B, and an external input / output device 45. And a collator 46. The processor 41A is the same type as the processor 31A, and the processor 41B is the same type as the processor 31B.

インタフェース４２Ａ、メモリ４３Ａおよび通信装置４４Ａは、プロセッサ４１Ａに対する専用の構成要素として、インタフェース４２Ｂ、メモリ４３Ｂおよび通信装置４４Ｂは、プロセッサ４１Ｂに対応する専用の構成要素として、それぞれ設けられている。   The interface 42A, the memory 43A, and the communication device 44A are provided as dedicated components for the processor 41A, and the interface 42B, the memory 43B, and the communication device 44B are provided as dedicated components corresponding to the processor 41B.

照合器４６は、外部入出力装置４５への出力データのみに限定して、プロセッサ４１Ａおよびプロセッサ４１Ｂのデータを照合する。   The collator 46 collates the data of the processor 41A and the processor 41B only for the output data to the external input / output device 45.

プロセッサ４１Ａはインタフェースコントローラ４２Ａを介してメインメモリ４３Ａにアクセスしながら動作を実行する。一方、プロセッサ４１Ｂはインタフェースコントローラ４２Ｂを介してメインメモリ４３Ｂにアクセスしながら動作を実行する。   The processor 41A executes an operation while accessing the main memory 43A via the interface controller 42A. On the other hand, the processor 41B executes an operation while accessing the main memory 43B via the interface controller 42B.

プロセッサ４１Ａおよびプロセッサ４１Ｂには、外部入出力装置４５を介して同一データが与えられ、プロセッサ４１Ａおよびプロセッサ４１Ｂは同一演算処理をそれぞれ独立して実行する。ただし、プロセッサ４１Ａおよびプロセッサ４１Ｂはプロセッサの種類が互いに異なっており、内部における命令の実行手順や実行順序は同一ではなく、データの出力の順序も異なる。しかし、上記のように照合器４６は、最終的に外部入出力装置４５へ出力されるデータのみを照合するため、処理が正常に実行されていれば、個々の処理の手順やタイミングが異なっていても異常が誤検出されることはない。   The same data is given to the processor 41A and the processor 41B via the external input / output device 45, and the processor 41A and the processor 41B independently execute the same arithmetic processing. However, the processor 41A and the processor 41B are different from each other in the type of processor, the instruction execution procedure and execution order in the inside are not the same, and the data output order is also different. However, as described above, the collator 46 collates only the data that is finally output to the external input / output device 45. Therefore, if the process is normally executed, the procedure and timing of each process differ. However, no abnormality is erroneously detected.

次に、冗長化動作開始時の動作手順について説明する。   Next, an operation procedure at the start of the redundancy operation will be described.

コントローラ３０が単独で動作している間に、コントローラ４０を追加動作させる場合、コントローラ３０のプロセッサ３１Ａはメインメモリ３３Ａのデータをリードし、そのデータをコントローラ４０のメインメモリ４３Ａにライトする。メインメモリ３３Ａのデータは、通信装置３４Ａ、コントローラ間通信バス３８Ａおよび通信装置４４Ａを介してメインメモリ４３Ａに転送される。また、データ転送中に発生するメインメモリ３３Ａへのライトデータは、通信装置３４Ａ、コントローラ間通信バス３８Ａおよび通信装置４４Ａを介して、直接メインメモリ４３Ａにライトされる。   When the controller 40 is additionally operated while the controller 30 is operating alone, the processor 31A of the controller 30 reads data in the main memory 33A and writes the data to the main memory 43A of the controller 40. Data in the main memory 33A is transferred to the main memory 43A via the communication device 34A, the inter-controller communication bus 38A, and the communication device 44A. Write data to the main memory 33A generated during data transfer is directly written to the main memory 43A via the communication device 34A, the inter-controller communication bus 38A, and the communication device 44A.

同様に、コントローラ３０のプロセッサ３１Ｂはメインメモリ３３Ｂのデータをリードし、そのデータをコントローラ４０のメインメモリ４３Ｂにライトする。メインメモリ３３Ｂのデータは、通信装置３４Ｂ、コントローラ間通信バス３８Ｂおよび通信装置４４Ｂを介してメインメモリ４３Ｂに転送される。また、データ転送中に発生するメインメモリ３３Ｂへのライトデータは、通信装置３４Ｂ、コントローラ間通信バス３８Ｂおよび通信装置４４Ｂを介して、直接メインメモリ４３Ｂにライトされる。   Similarly, the processor 31B of the controller 30 reads data from the main memory 33B and writes the data to the main memory 43B of the controller 40. Data in the main memory 33B is transferred to the main memory 43B via the communication device 34B, the inter-controller communication bus 38B, and the communication device 44B. Write data to the main memory 33B generated during data transfer is directly written to the main memory 43B via the communication device 34B, the inter-controller communication bus 38B, and the communication device 44B.

このように、プロセッサ３１Ａおよびプロセッサ３１Ｂは、それぞれ独自にメインメモリ３３Ａおよびメインメモリ３３Ｂのデータをメインメモリ４３Ａおよびメインメモリ４３Ｂにライトする。メインメモリ３３Ａおよびメインメモリ３３Ｂのデータ間の照合は行われることがなく、プロセッサの動作タイミングの相違からデータ間に相違があってもその影響を受けることはない。   In this manner, the processor 31A and the processor 31B independently write the data in the main memory 33A and the main memory 33B to the main memory 43A and the main memory 43B, respectively. There is no comparison between the data in the main memory 33A and the main memory 33B, and even if there is a difference between the data due to the difference in the operation timing of the processor, it is not affected.

以上の処理により、メインメモリ３３Ａとメインメモリ４３Ａのデータ、およびメインメモリ３３Ｂとメインメモリ４３Ｂのデータが一致するため、プロセッサ３１Ａとプロセッサ４１Ａ、およびプロセッサ３１Ｂとプロセッサ４１Ｂは、それぞれ等値化されたデータを用いて動作を継続、開始でき、冗長化動作が可能となる。   Through the above processing, the data in the main memory 33A and the main memory 43A, and the data in the main memory 33B and the main memory 43B match, so that the processor 31A and the processor 41A, and the processor 31B and the processor 41B are equalized, respectively. The operation can be continued and started using the data, and a redundant operation is possible.

このように、プロセッサごとに冗長化に必要なデータの等値化処理を実行するので、コントローラ内で種類の異なる複数のプロセッサを使用した場合でも、冗長化動作を確保することができる。   As described above, since the data equalization processing necessary for redundancy is executed for each processor, the redundancy operation can be ensured even when a plurality of different types of processors are used in the controller.

また、プロセッサの種類は同一であって動作設定が異なる場合にも、同様の構成を採ることができる。この場合、それぞれのプロセッサのプログラムを、対応するメインメモリ上に置くことで、それぞれのプロセッサの動作設定を独立して定めることができる。   The same configuration can be adopted even when the processor types are the same and the operation settings are different. In this case, by placing the programs of the respective processors on the corresponding main memory, the operation settings of the respective processors can be determined independently.

図３は、１つのコントローラに３つのプロセッサを設けた構成例を示すブロック図である。   FIG. 3 is a block diagram illustrating a configuration example in which three processors are provided in one controller.

図３に示すように、コントローラ５０は、プロセッサ５１Ａ、プロセッサ５１Ｂおよびプロセッサ５１Ｃを備える。また、プロセッサ５１Ａに対応してインタフェースコントローラ５２Ａ、メインメモリ５３Ａおよび転送手段としての通信装置５４Ａが、プロセッサ５１Ｂに対応してインタフェースコントローラ５２Ｂ、メインメモリ５３Ｂおよび転送手段としての通信装置５４Ｂが、プロセッサ５１Ｃに対応してインタフェースコントローラ５２Ｃ、メインメモリ５３Ｃおよび通信装置５４Ｃが、それぞれ設けられている。   As shown in FIG. 3, the controller 50 includes a processor 51A, a processor 51B, and a processor 51C. Further, the interface controller 52A, the main memory 53A, and the communication device 54A as transfer means correspond to the processor 51A, and the interface controller 52B, the main memory 53B, and the communication device 54B as transfer means correspond to the processor 51B, the processor 51C. Corresponding to the interface controller 52C, the main memory 53C, and the communication device 54C.

照合器５６は、外部出力装置５５への出力データのみに限定して、プロセッサ５１Ａ、プロセッサ５１Ｂおよびプロセッサ５１Ｃのデータを照合する。データセレクタ５７は使用するデータを選択する。   The collator 56 collates the data of the processor 51A, the processor 51B, and the processor 51C only for the output data to the external output device 55. The data selector 57 selects data to be used.

同様に、コントローラ６０は、プロセッサ６１Ａ、プロセッサ６１Ｂおよびプロセッサ６１Ｃを備える。また、プロセッサ６１Ａに対応してインタフェースコントローラ６２Ａ、メインメモリ６３Ａおよび通信装置６４Ａが、プロセッサ６１Ｂに対応してインタフェースコントローラ６２Ｂ、メインメモリ６３Ｂおよび通信装置６４Ｂが、プロセッサ６１Ｃに対応してインタフェースコントローラ６２Ｃ、メインメモリ６３Ｃおよび通信装置６４Ｃが、それぞれ設けられている。   Similarly, the controller 60 includes a processor 61A, a processor 61B, and a processor 61C. The interface controller 62A, the main memory 63A, and the communication device 64A correspond to the processor 61A, the interface controller 62B, the main memory 63B, and the communication device 64B correspond to the processor 61B, and the interface controller 62C, A main memory 63C and a communication device 64C are provided.

照合器６６は、外部出力装置６５への出力データのみに限定して、プロセッサ６１Ａ、プロセッサ６１Ｂおよびプロセッサ６１Ｃのデータを照合する。データセレクタ６７は使用するデータを選択する。   The collator 66 collates the data of the processor 61A, the processor 61B, and the processor 61C only for the output data to the external output device 65. The data selector 67 selects data to be used.

次に、冗長化動作開始時の動作手順について説明する。   Next, an operation procedure at the start of the redundancy operation will be described.

コントローラ５０が単独で動作している間に、コントローラ６０を追加動作させる場合、コントローラ５０のプロセッサ５１Ａはメインメモリ５３Ａのデータをリードし、そのデータをコントローラ６０のメインメモリ６３Ａにライトする。メインメモリ６３Ａのデータは、通信装置５４Ａおよび通信装置６４Ａを介してメインメモリ６３Ａに転送される。また、データ転送中に発生するメインメモリ５３Ａへのライトデータは、通信装置５４Ａ、および通信装置６４Ａを介して、直接メインメモリ６３Ａにライトされる。   When the controller 60 is additionally operated while the controller 50 is operating alone, the processor 51A of the controller 50 reads data from the main memory 53A and writes the data to the main memory 63A of the controller 60. Data in the main memory 63A is transferred to the main memory 63A via the communication device 54A and the communication device 64A. Write data to the main memory 53A generated during data transfer is directly written to the main memory 63A via the communication device 54A and the communication device 64A.

同様に、コントローラ５０のプロセッサ５１Ｂはメインメモリ５３Ｂのデータをリードし、そのデータをコントローラ６０のメインメモリ６３Ｂにライトする。メインメモリ６３Ｂのデータは、通信装置５４Ｂおよび通信装置６４Ｂを介してメインメモリ６３Ｂに転送される。また、データ転送中に発生するメインメモリ５３Ｂへのライトデータは、通信装置５４Ｂ、および通信装置６４Ｂを介して、直接メインメモリ６３Ｂにライトされる。   Similarly, the processor 51B of the controller 50 reads data from the main memory 53B and writes the data to the main memory 63B of the controller 60. Data in the main memory 63B is transferred to the main memory 63B via the communication device 54B and the communication device 64B. The write data to the main memory 53B generated during the data transfer is directly written into the main memory 63B via the communication device 54B and the communication device 64B.

また、コントローラ５０のプロセッサ５１Ｃはメインメモリ５３Ｃのデータをリードし、そのデータをコントローラ６０のメインメモリ６３Ｃにライトする。メインメモリ６３Ｃのデータは、通信装置５４Ｃおよび通信装置６４Ｃを介してメインメモリ６３Ｃに転送される。また、データ転送中に発生するメインメモリ５３Ｃへのライトデータは、通信装置５４Ｃ、および通信装置６４Ｃを介して、直接メインメモリ６３Ｃにライトされる。   Further, the processor 51C of the controller 50 reads data in the main memory 53C and writes the data to the main memory 63C of the controller 60. Data in the main memory 63C is transferred to the main memory 63C via the communication device 54C and the communication device 64C. The write data to the main memory 53C generated during the data transfer is directly written to the main memory 63C via the communication device 54C and the communication device 64C.

このように、各プロセッサＢは、それぞれ独自にメインメモリのデータを転送し、データ間の照合は行われない。このため、プロセッサの動作タイミングの相違などからデータ間に相違があってもその影響を受けることはない。   In this way, each processor B independently transfers the data in the main memory, and no collation is performed between the data. Therefore, even if there is a difference between the data due to a difference in the operation timing of the processor, it is not affected.

３つ以上のプロセッサをコントローラ内に設ける場合にも、プロセッサの種類を複数としてもよいし、プロセッサの動作設定を複数用いてもよい。この場合、すべてのプロセッサの出力データが完全に一致しなくても、複数のプロセッサの出力データが一致する場合には、その一致している出力データを正しいと判断し、外部出力装置へ出力する機能を照合器に追加してもよい。特定のノイズ、クロストークあるいは温度変動などによる一時的に誤作動するような種類のプロセッサや動作設定があったとしても、すべてのプロセッサが同時に誤作動することはないため、継続運転が可能となる。   When three or more processors are provided in the controller, a plurality of processor types may be used, or a plurality of processor operation settings may be used. In this case, even if the output data of all the processors do not completely match, if the output data of a plurality of processors match, it is determined that the matching output data is correct and is output to the external output device. Functions may be added to the collator. Even if there are processor types or operation settings that temporarily malfunction due to specific noise, crosstalk or temperature fluctuations, all processors will not malfunction at the same time, allowing continuous operation. .

以上説明したように、本発明のフィールド制御装置によれば、プロセッサに対応するメインメモリのデータを独立して転送するので、命令の実行順序や出力されるデータの順序が異なるプロセッサを用いることができる。また、プロセッサのデータのうち、外部に出力されるデータのみを照合することで、データの誤出力を防止することができる。   As described above, according to the field control apparatus of the present invention, since the data in the main memory corresponding to the processor is transferred independently, it is possible to use processors having different instruction execution order and output data order. it can. In addition, it is possible to prevent erroneous output of data by collating only data output to the outside of the processor data.

本発明の適用範囲は上記実施形態に限定されることはない。本発明は、同一処理を実行する２つのプロセッサをそれぞれ備える２つのコントローラにより冗長化動作を実行するフィールド制御装置に対し、広く適用することができる。   The scope of application of the present invention is not limited to the above embodiment. The present invention can be widely applied to a field control apparatus that performs a redundant operation by two controllers each including two processors that execute the same processing.

本実施形態のフィールド制御装置の構成を示すブロック図。The block diagram which shows the structure of the field control apparatus of this embodiment. １つのコントローラに２つの異なる種類のプロセッサを設けた場合の構成を示すブロック図。The block diagram which shows the structure at the time of providing two different types of processors in one controller. １つのコントローラに３つのプロセッサを設けた構成例を示すブロック図。The block diagram which shows the structural example which provided the three processors in one controller. 従来のフィールド制御装置の構成を示すブロック図。The block diagram which shows the structure of the conventional field control apparatus.

符号の説明Explanation of symbols

１３Ａ，３３Ａ，５３Ａ メインメモリ（第１のメモリ）
１３Ｂ，３３Ｂ，５３Ｂ メインメモリ（第２のメモリ）
２３Ａ，４３Ａ，６３Ａ メインメモリ（第３のメモリ）
２３Ｂ，４３Ｂ，６４Ｂ メインメモリ（第４のメモリ）
１４Ａ，１４Ｂ，２４Ａ，２４Ｂ，３４Ａ，３４Ｂ，４４Ａ，４４Ｂ，５４Ａ，５４Ｂ，５４Ｃ，６４Ａ，６４Ｂ，６４Ｃ 転送装置（第１の転送手段、第２の転送手段） 13A, 33A, 53A Main memory (first memory)
13B, 33B, 53B Main memory (second memory)
23A, 43A, 63A Main memory (third memory)
23B, 43B, 64B main memory (fourth memory)
14A, 14B, 24A, 24B, 34A, 34B, 44A, 44B, 54A, 54B, 54C, 64A, 64B, 64C Transfer device (first transfer means, second transfer means)

Claims (2)

同一処理を実行する第１のプロセッサおよび第２のプロセッサを備える第１のコントローラと、同一処理を実行する第３のプロセッサおよび第４のプロセッサを備える第２のコントローラと、により冗長化動作を実行するフィールド制御装置において、
前記第１のコントローラには、前記第１のプロセッサのメインメモリとしての第１のメモリと、前記第２のプロセッサのメインメモリとしての第２のメモリと、が設けられ、
前記第２のコントローラには、前記第３のプロセッサのメインメモリとしての第３のメモリと、前記第４のプロセッサのメインメモリとしての第４のメモリと、が設けられ、
前記フィールド制御システムは、
前記第２のコントローラの稼動開始時に、前記第１のメモリのデータを前記第３のメモリに転送する第１の転送手段と、
前記第２のコントローラの稼動開始時に、前記第１のメモリのデータとは異なる前記第２のメモリのデータを前記第４のメモリに転送する第２の転送手段と、
を備えることを特徴とするフィールド制御装置。 Redundancy operation is performed by a first controller including a first processor and a second processor that execute the same process, and a second controller including a third processor and a fourth processor that execute the same process In the field control device to
The first controller is provided with a first memory as a main memory of the first processor and a second memory as a main memory of the second processor,
The second controller is provided with a third memory as a main memory of the third processor and a fourth memory as a main memory of the fourth processor,
The field control system includes:
First transfer means for transferring data of the first memory to the third memory at the start of operation of the second controller;
Second transfer means for transferring data of the second memory different from the data of the first memory to the fourth memory at the start of operation of the second controller;
A field control apparatus comprising: 前記第１のコントローラは、第１のプロセッサおよび第２のプロセッサのデータのうち、外部への出力データのみを限定的に照合する照合器を具備し、
前記第２のコントローラは、第３のプロセッサおよび第４のプロセッサのデータのうち、外部への出力データのみを限定的に照合する照合器を具備することを特徴とする請求項１に記載のフィールド制御装置。 The first controller includes a collator that collates limitedly only output data to the outside among data of the first processor and the second processor,
2. The field according to claim 1, wherein the second controller includes a collator that collates limitedly only output data to the outside among data of the third processor and the fourth processor. Control device.
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