JPH02196538A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH02196538A JPH02196538A JP1015508A JP1550889A JPH02196538A JP H02196538 A JPH02196538 A JP H02196538A JP 1015508 A JP1015508 A JP 1015508A JP 1550889 A JP1550889 A JP 1550889A JP H02196538 A JPH02196538 A JP H02196538A
- Authority
- JP
- Japan
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- sampling clock
- phase difference
- input signal
- data
- digital input
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- Pending
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- 238000005070 sampling Methods 0.000 claims abstract description 41
- 238000012935 Averaging Methods 0.000 claims description 6
- 230000010354 integration Effects 0.000 abstract 1
- 230000010363 phase shift Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はディジタルＰ Ｌ Ｌ （ｐｈａｓｅ １ｏ
ｃｋｅｄｌｏｏｐ ）回路に関し、特にデータとクロッ
クが混在されたディジタル入力信号からデータのみを分
離するためのサンプリングクロックを生成するディジタ
ルＰＬＬ回路に関する。
ｃｋｅｄｌｏｏｐ ）回路に関し、特にデータとクロッ
クが混在されたディジタル入力信号からデータのみを分
離するためのサンプリングクロックを生成するディジタ
ルＰＬＬ回路に関する。
（従来の技術）
一般に、データとクロックが混在するディジタル入力信
号からデータのみを分離する場合には、そのクロックに
同期したサンプリングクロックを生成する必要がある。
号からデータのみを分離する場合には、そのクロックに
同期したサンプリングクロックを生成する必要がある。
このサンプリングクロックの生成には、ＰＬＬ回路が通
常使用される。
常使用される。
従来のＰＬＬ回路は、コンパレータ、チャージポンプ、
ローパスフィルタ、および電圧制御型発振回路（ＶＣＯ
）によって構成されている。このＰＬＬ回路において、
コンパレータはディジクル的に回路設計できるが、チャ
ージポンプ、ローパスフィルタ、および電圧制御型発振
回路についてはアナログ的な回路設計が必要になる。し
たがって、従来のＰＬＬ回路では、ディジタル入力信号
の周波数が高いと、チャージポンプがコンパレータ出力
に充分に追従できなくなる。このため、従来のＰＬＬ回
路は、高周波のディジタル入力信号に対して充分な同期
性能が得られない欠点があった。
ローパスフィルタ、および電圧制御型発振回路（ＶＣＯ
）によって構成されている。このＰＬＬ回路において、
コンパレータはディジクル的に回路設計できるが、チャ
ージポンプ、ローパスフィルタ、および電圧制御型発振
回路についてはアナログ的な回路設計が必要になる。し
たがって、従来のＰＬＬ回路では、ディジタル入力信号
の周波数が高いと、チャージポンプがコンパレータ出力
に充分に追従できなくなる。このため、従来のＰＬＬ回
路は、高周波のディジタル入力信号に対して充分な同期
性能が得られない欠点があった。
（発明が解決しようとする課題）
この発明は前述の事情に鑑みなされたもので、従来では
高周波のディジタル入力信号に対して充分な同期性能を
得るのが困難であった点を改善し、高周波のディジタル
入力信号に対しても容易に充分な同期性能を得ることが
できるディジタルＰＬＬ回路を提供することを目的とす
る。
高周波のディジタル入力信号に対して充分な同期性能を
得るのが困難であった点を改善し、高周波のディジタル
入力信号に対しても容易に充分な同期性能を得ることが
できるディジタルＰＬＬ回路を提供することを目的とす
る。
［発明の構成］
（課題を解決するための手段）
この発明は、データとクロックが混在されたディジタル
入力信号からデータのみを分離するためのサンプリング
クロックを生成するディジタルＰＬＬ回路であって、一
定周波数の基本クロックを発生する発振器と、カウント
制御情報に基づいて前記基本クロックを所定数カウント
し、その基本クロックの所定倍の周期を有するサンプリ
ングクロックを生成するサンプリングクロック生成手段
と、前記ディジタル入力信号と前記サンプリングクロッ
クとの位相差を前記基本クロックの数によってカウント
する位相差カウント手段と、この位相差カウント手段に
よってカウントされた位相差を順次加算してその積分値
を算出する積分手段と、この積分手段により算出された
積分値を平均化して１サンプリングクロック当りの平均
位相差を算出する平均化手段と、この平均化手段の出力
に基準値を加算する加算手段と、この加算手段の出力を
前記カウント制御情報として前記サンプリングクロック
生成手段に供給する手段とを具備することを特徴とする
。
入力信号からデータのみを分離するためのサンプリング
クロックを生成するディジタルＰＬＬ回路であって、一
定周波数の基本クロックを発生する発振器と、カウント
制御情報に基づいて前記基本クロックを所定数カウント
し、その基本クロックの所定倍の周期を有するサンプリ
ングクロックを生成するサンプリングクロック生成手段
と、前記ディジタル入力信号と前記サンプリングクロッ
クとの位相差を前記基本クロックの数によってカウント
する位相差カウント手段と、この位相差カウント手段に
よってカウントされた位相差を順次加算してその積分値
を算出する積分手段と、この積分手段により算出された
積分値を平均化して１サンプリングクロック当りの平均
位相差を算出する平均化手段と、この平均化手段の出力
に基準値を加算する加算手段と、この加算手段の出力を
前記カウント制御情報として前記サンプリングクロック
生成手段に供給する手段とを具備することを特徴とする
。
（作 用）
このディジタルＰＬＬ回路にあっては、前記ディジタル
人力信号と前記サンプリングクロックとの位相差が前記
基本クロックの数によってカウントされる。このカウン
トされた位相差は順次加算されることによって積分され
、その後その積分値から１サンプリングクロック当りの
平均位相差が算出される。この平均位相差は基準値と加
算され、カウント制御情報として前記サンプリングクロ
ック生成手段に供給される。したがって、ディジタル入
力信号に対するサンプリングクロックの位相誤差を基本
クロック単位で補正することができる。このため、基本
クロックの周波数を高く設定することによって、ディジ
タル入力信号に対する同期性能を容易に向上させること
が可能になる。
人力信号と前記サンプリングクロックとの位相差が前記
基本クロックの数によってカウントされる。このカウン
トされた位相差は順次加算されることによって積分され
、その後その積分値から１サンプリングクロック当りの
平均位相差が算出される。この平均位相差は基準値と加
算され、カウント制御情報として前記サンプリングクロ
ック生成手段に供給される。したがって、ディジタル入
力信号に対するサンプリングクロックの位相誤差を基本
クロック単位で補正することができる。このため、基本
クロックの周波数を高く設定することによって、ディジ
タル入力信号に対する同期性能を容易に向上させること
が可能になる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図にこの発明の一実施例に係るディジタルＰＬＬ回
路を示す。第１図において、データラッチ回路１１は２
個のデータラッチｌｌａ 、 ｌｌｂを備えている。こ
のデータラッチ回路１１は、データとクロックが混在さ
れたディジタル入力信号Ｄ１を基本クロックＣＬＫとサ
ンプリングクロック５ＣＬＫでそれぞれラッチして出力
する。すなわち、データラッチｌｌａがディジタル入力
信号ＤＩをサンプリングクロック５ＣＬＫでラッチし、
データラッチｌｌｂがディジタル入力信号ＤＩを基本ク
ロックＣＬＫでラッチする。
路を示す。第１図において、データラッチ回路１１は２
個のデータラッチｌｌａ 、 ｌｌｂを備えている。こ
のデータラッチ回路１１は、データとクロックが混在さ
れたディジタル入力信号Ｄ１を基本クロックＣＬＫとサ
ンプリングクロック５ＣＬＫでそれぞれラッチして出力
する。すなわち、データラッチｌｌａがディジタル入力
信号ＤＩをサンプリングクロック５ＣＬＫでラッチし、
データラッチｌｌｂがディジタル入力信号ＤＩを基本ク
ロックＣＬＫでラッチする。
基本クロックＣＬＫは発振器１２によって発生されるも
ので、そのクロックの１周期はディジタル入力信号Ｄｌ
内の１ビット分のデータ発生期間つまり１セル期間の８
分の１程度に設定されている。
ので、そのクロックの１周期はディジタル入力信号Ｄｌ
内の１ビット分のデータ発生期間つまり１セル期間の８
分の１程度に設定されている。
１セルカウンタ１３は、発振器１２から出力される基本
クロックＣＬＫを所定数カウントしてその基本クロック
の所定倍の周期を有するサンプリングクロック５ＣＬＫ
を生成する。この１セルカウンタ１３によるカウント数
はセレクタ１８から′出力されるカウント数制御情報に
従って決定されるものであり、最初は基準値として例え
ば基本クロックＣＬＫの８倍の周期を有するように設定
される。
クロックＣＬＫを所定数カウントしてその基本クロック
の所定倍の周期を有するサンプリングクロック５ＣＬＫ
を生成する。この１セルカウンタ１３によるカウント数
はセレクタ１８から′出力されるカウント数制御情報に
従って決定されるものであり、最初は基準値として例え
ば基本クロックＣＬＫの８倍の周期を有するように設定
される。
カウンタ１４はディジタル入力信号Ｄ１とサンプリング
クロック５ＣＬＫとの位相差をカウントするものであり
、このカウンタ１４にはデータラッチ１１ｂのラッチ出
力、基本クロックＣＬＫ、およびサンプリングクロック
５ＣＬＫが供給される。すなわち、カウンタ１４では、
データラッチｌｌｂがディジタル入力信号をラッチした
時点からサンプリングクロック５ＣＬＫが発生される時
点までの期間に受信した基本クロックＣＬＫの数が位相
差としてカウントされる。
クロック５ＣＬＫとの位相差をカウントするものであり
、このカウンタ１４にはデータラッチ１１ｂのラッチ出
力、基本クロックＣＬＫ、およびサンプリングクロック
５ＣＬＫが供給される。すなわち、カウンタ１４では、
データラッチｌｌｂがディジタル入力信号をラッチした
時点からサンプリングクロック５ＣＬＫが発生される時
点までの期間に受信した基本クロックＣＬＫの数が位相
差としてカウントされる。
第１の加算６１５はカウンタ１４でカウントされた位相
差を所定数のラッチデータ分だけ順次加算してその積分
値を算出するものであり、加算器１５の第１の入力には
カウンタ１４の出力が供給され、また第２の入力には加
算器１５の出力データ（上位ビットデータＤ１＋下位ビ
ットデータＤ２）が全て帰還される。また、加算器１５
は加算により求めた積分値から１サンプリングクロック
当りの平均位相差を算出するために、上位ビットデータ
Ｄｉだけを第２の加算器１Ｂに供給し、下位ビットデー
タＤ２は供給しない構成である。例えば、第１の加算器
１５により算出された積分値がラッチデータの８個分で
ある場合には、加算器１５の出力データの内の下位３ビ
ツトのデータが切捨てられる。
差を所定数のラッチデータ分だけ順次加算してその積分
値を算出するものであり、加算器１５の第１の入力には
カウンタ１４の出力が供給され、また第２の入力には加
算器１５の出力データ（上位ビットデータＤ１＋下位ビ
ットデータＤ２）が全て帰還される。また、加算器１５
は加算により求めた積分値から１サンプリングクロック
当りの平均位相差を算出するために、上位ビットデータ
Ｄｉだけを第２の加算器１Ｂに供給し、下位ビットデー
タＤ２は供給しない構成である。例えば、第１の加算器
１５により算出された積分値がラッチデータの８個分で
ある場合には、加算器１５の出力データの内の下位３ビ
ツトのデータが切捨てられる。
第２の加算器１６は、第１の加算器１５がらの出力デー
タすなわち平均位相差と、基準データｓ１とを加算し、
その加算結果をＤ１′としてセレクタ１８に供給する。
タすなわち平均位相差と、基準データｓ１とを加算し、
その加算結果をＤ１′としてセレクタ１８に供給する。
セレクタ■８は、基準データｓ１または加算器１６の出
力データＤ１′を選択して、それを１セルカウンタ１３
にカウント数制御情報として供給する。このセレクタ１
８の出力は、シンクロカウンタ１７から出力されるタイ
ミング信号ＴＣ３によって切換えられる。第１の加算器
１５がラッチデータの８個分の位相差に対応する積分値
を算出する構成の場合には、シンクロカウンタ１７はデ
ータラッチｌｌｂのラッチ回数をカウントしてそれが８
回になる毎にタイミング信号ＴＣ８を発生する。
力データＤ１′を選択して、それを１セルカウンタ１３
にカウント数制御情報として供給する。このセレクタ１
８の出力は、シンクロカウンタ１７から出力されるタイ
ミング信号ＴＣ３によって切換えられる。第１の加算器
１５がラッチデータの８個分の位相差に対応する積分値
を算出する構成の場合には、シンクロカウンタ１７はデ
ータラッチｌｌｂのラッチ回数をカウントしてそれが８
回になる毎にタイミング信号ＴＣ８を発生する。
すなわち、セレクタ１８では、最初は基準データＳｌが
選択され、ディジタル入力信号Ｄｌがデータラッチｌｌ
ｂで８回ラッチされた時点がらはデータＤ１′が継続し
て選択される。この場合、データＤＩ’はディジタル入
力信号が８回ラッチされる毎に平均化されて新たなデー
タに変更されるので、カウント制御情報は順次更新され
ることになる。
選択され、ディジタル入力信号Ｄｌがデータラッチｌｌ
ｂで８回ラッチされた時点がらはデータＤ１′が継続し
て選択される。この場合、データＤＩ’はディジタル入
力信号が８回ラッチされる毎に平均化されて新たなデー
タに変更されるので、カウント制御情報は順次更新され
ることになる。
次に、第２図および第３図を参照してこのディジタルＰ
ＬＬ回路の動作を説明する。
ＬＬ回路の動作を説明する。
前述のように、基本クロックＣＬＫの周期をディジタル
人力信号Ｄ１の１セルデ一タ期間の１／８に設定し、サ
ンプリングクロック５ＣＬＫの周期を基本クロックの８
倍に設定した場合、ディジタル入力信号ＤＩに位相ずれ
がない時には、入力データＤＩの１セル期間のほぼ中央
でサンプリングクロック５ＣＬＫが立上がる。この時、
ディジタル入力信号Ｄ１とサンプリングクロック５ＣＬ
Ｋとの位相差ｄ１は図示のようにクロックＣＬＫの４個
分となる。したがって、クロックＣＬＫの４個分の位相
ずれの場合には、ディジタル入力信号ＤＩとサンプリン
グクロック５ＣＬＫが実際上は同期していることになる
。このため、カウンタ１４は、クロックＣＬＫの４個分
の位相ずれが生じている時は“０”を出力する。また、
ディジタル入力信号ＤＩとサンプリングクロック５ＣＬ
Ｋの位相差が図示のようにｄ２だけずれた時には、その
位相差ｄ２はクロックＣＬＫの２個分になる。この場合
、ディジタル入力信号Ｄ１がクロックＣＬＫの２個分だ
け発生タイミングが遅れていることになるので、カウン
タ１４からは−２“が発生される。
人力信号Ｄ１の１セルデ一タ期間の１／８に設定し、サ
ンプリングクロック５ＣＬＫの周期を基本クロックの８
倍に設定した場合、ディジタル入力信号ＤＩに位相ずれ
がない時には、入力データＤＩの１セル期間のほぼ中央
でサンプリングクロック５ＣＬＫが立上がる。この時、
ディジタル入力信号Ｄ１とサンプリングクロック５ＣＬ
Ｋとの位相差ｄ１は図示のようにクロックＣＬＫの４個
分となる。したがって、クロックＣＬＫの４個分の位相
ずれの場合には、ディジタル入力信号ＤＩとサンプリン
グクロック５ＣＬＫが実際上は同期していることになる
。このため、カウンタ１４は、クロックＣＬＫの４個分
の位相ずれが生じている時は“０”を出力する。また、
ディジタル入力信号ＤＩとサンプリングクロック５ＣＬ
Ｋの位相差が図示のようにｄ２だけずれた時には、その
位相差ｄ２はクロックＣＬＫの２個分になる。この場合
、ディジタル入力信号Ｄ１がクロックＣＬＫの２個分だ
け発生タイミングが遅れていることになるので、カウン
タ１４からは−２“が発生される。
このようにしてカウンタ１４から出力される位相のずれ
量は、加算器１５で積分される。この積分動作の１例を
第３図で説明する。図示のような位相ずれを有するディ
ジタル入力信号ＤＩが供給された場合には、位相差の合
計すなわち積分値が“１６°になる。これは８個分のラ
ッチデータで平均されるので、その平均位相差は２”に
なる。
量は、加算器１５で積分される。この積分動作の１例を
第３図で説明する。図示のような位相ずれを有するディ
ジタル入力信号ＤＩが供給された場合には、位相差の合
計すなわち積分値が“１６°になる。これは８個分のラ
ッチデータで平均されるので、その平均位相差は２”に
なる。
この平均位相差“２”は加算器１６によって基準デ−タ
Ｓｌ （−“８″）に加算される。したがって、セレ
クタ１８からはカウント数制御情報として“１０”が出
力され、これによってサンプリングクロック５ＣＬＫの
位相補正が基本クロック２個分だけなされる。
Ｓｌ （−“８″）に加算される。したがって、セレ
クタ１８からはカウント数制御情報として“１０”が出
力され、これによってサンプリングクロック５ＣＬＫの
位相補正が基本クロック２個分だけなされる。
このようにして位相補正されたサンプリングクロック５
ＣＬＫは、データラッチｌｌａの出力と共に通常のデー
タセパレータに供給される。そして、そのデータセパレ
ータでは、サンプリングクロック５ＣＬＫを使用してデ
ィジタル入力信号ＤＩからのデータ分離が実行される。
ＣＬＫは、データラッチｌｌａの出力と共に通常のデー
タセパレータに供給される。そして、そのデータセパレ
ータでは、サンプリングクロック５ＣＬＫを使用してデ
ィジタル入力信号ＤＩからのデータ分離が実行される。
尚、上記実施例では加算器１５によって８個分のラッチ
データに相当する位相差の積分値を算出したが、ラッチ
データの数の代わりにサンプリングクロックを使用して
、そのサンプリングクロックの８周期分に相当する位相
差の積分値を加算器１５で算出してもよい。
データに相当する位相差の積分値を算出したが、ラッチ
データの数の代わりにサンプリングクロックを使用して
、そのサンプリングクロックの８周期分に相当する位相
差の積分値を加算器１５で算出してもよい。
［発明の効果］
以上のように、この発明によれば、ディジタル人力信号
に対するサンプリングクロックの位相誤差を基本クロッ
ク単位で補正することができるので、基本クロックの周
波数を高く設定するだけで、ディジタル入力信号に対す
る同期性能を容易に向上させることが可能になる。
に対するサンプリングクロックの位相誤差を基本クロッ
ク単位で補正することができるので、基本クロックの周
波数を高く設定するだけで、ディジタル入力信号に対す
る同期性能を容易に向上させることが可能になる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係るディジタルＰＬＬ回
路を示すブロック図、第２図および第３図は第１図に示
したディジタルＰＬＬ回路の動作を説明するタイミング
チャートである。 １１・・・データラッチ、１２・・・発振器、１３・・
・１セルカウンタ、１４・・・カウンタ、１５．１０・
・・加算器、１７・・・シンクロカウンタ、１８・・・
セレクタ。 出願人代理人 弁理士 鈴江武彦
路を示すブロック図、第２図および第３図は第１図に示
したディジタルＰＬＬ回路の動作を説明するタイミング
チャートである。 １１・・・データラッチ、１２・・・発振器、１３・・
・１セルカウンタ、１４・・・カウンタ、１５．１０・
・・加算器、１７・・・シンクロカウンタ、１８・・・
セレクタ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 データとクロックが混在されたディジタル入力信号から
データのみを分離するためのサンプリングクロックを生
成するディジタルＰＬＬ回路であって、 一定周波数の基本クロックを発生する発振器と、カウン
ト制御情報に基づいて前記基本クロックを所定数カウン
トし、その基本クロックの所定倍の周期を有するサンプ
リングクロックを生成するサンプリングクロック生成手
段と、前記ディジタル入力信号と前記サンプリングクロ
ックとの位相差を前記基本クロックの数によってカウン
トする位相差カウント手段と、この位相差カウント手段
によってカウントされた位相差を順次加算してその積分
値を算出する積分手段と、この積分手段により算出され
た積分値を平均化して１サンプリングクロック当りの平
均位相差を算出する平均化手段と、この平均化手段の出
力に基準値を加算する加算手段と、この加算手段の出力
を前記カウント制御情報として前記サンプリングクロッ
ク生成手段に供給する手段とを具備することを特徴とす
るディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015508A JPH02196538A (ja) | 1989-01-25 | 1989-01-25 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015508A JPH02196538A (ja) | 1989-01-25 | 1989-01-25 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196538A true JPH02196538A (ja) | 1990-08-03 |
Family
ID=11890752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015508A Pending JPH02196538A (ja) | 1989-01-25 | 1989-01-25 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023150A (ja) * | 2002-06-12 | 2004-01-22 | Denso Corp | クロック再生装置 |
-
1989
- 1989-01-25 JP JP1015508A patent/JPH02196538A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023150A (ja) * | 2002-06-12 | 2004-01-22 | Denso Corp | クロック再生装置 |
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