JPH02192754A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH02192754A JPH02192754A JP1292089A JP1292089A JPH02192754A JP H02192754 A JPH02192754 A JP H02192754A JP 1292089 A JP1292089 A JP 1292089A JP 1292089 A JP1292089 A JP 1292089A JP H02192754 A JPH02192754 A JP H02192754A
- Authority
- JP
- Japan
- Prior art keywords
- fuse link
- alignment mark
- link
- semiconductor element
- cut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 abstract description 10
- 238000001514 detection method Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 19
- 239000000463 material Substances 0.000 description 16
- 238000005259 measurement Methods 0.000 description 10
- 230000002950 deficient Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体素子に並設され
た機能ブロックがヒユーズリンクによって接続され、か
つヒユーズリンク切断装置の位置決め用アライメントマ
ークが半導体素子上に形成された半導体装置に関するも
のである。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a semiconductor device, and in particular, to a semiconductor device in which functional blocks arranged in parallel to a semiconductor element are connected by a fuse link, and an alignment mark for positioning of a fuse link cutting device is connected to the semiconductor device. The present invention relates to a semiconductor device formed on an element.
第３図は従来のこの種半導体装置における半導体素子の
平面図を示し、第４図は第３図中ＩＶ−ＩＶ線断面図を
示す。これらの図において、■は半導体装置で、この半
導体装置ｌは半導体素子ｌａ上に機能ブロック２ａおよ
び２ｂが並設されている。３は前記機能ブロック２ａ
、２ｂを接続するためのヒユーズリンクで、このヒユー
ズリンク３は例えばポリシリコン、ポリサイド、あるい
は高融点金属のシリサイド等によって形成され、第３図
に示すように両機能ブロック２ａ 、２ｂ間に配設され
ており、第４図に示すように、半導体素子１ａのシリコ
ン基板４上にＳｔ、、等からなる絶縁物５を介して配設
されている。このヒユーズリンク３は、例えば、冗長性
を有したメモリＬＳＩの不良メモリセル列等を分断させ
て半導体装置の本来の機能を維持させる場合等に切断さ
れるものであり、すなわち、このヒユーズリンク３を切
断することによって、前記両機能ブロック２ａ 、２ｂ
のうち何れか一方が不良と判定された場合に不良な方の
機能ブロックを他方の機能ブロックと入れ換えて良品に
変えることができる。通常、ヒユーズリンク３を切断す
るにはレーザビームを照射することによって行われてい
る。６はヒユーズリンク３の切断位置を検出するための
アライメントマークで、このアライメントマーク６は平
面視り字形に形成されており、ヒユーズリンク３を形成
する際に使用されるマスク（図示せず）によってヒユー
ズリンク３の形成時に同時に形成されている。すなわち
、このアライメントマーク６はヒユーズリンク３と同じ
材質となり、しかも、同一層に形成されることとなる。FIG. 3 shows a plan view of a semiconductor element in a conventional semiconductor device of this type, and FIG. 4 shows a sectional view taken along the line IV--IV in FIG. In these figures, ▪ is a semiconductor device, and this semiconductor device 1 has functional blocks 2a and 2b arranged side by side on a semiconductor element la. 3 is the functional block 2a
, 2b. This fuse link 3 is formed of, for example, polysilicon, polycide, or high melting point metal silicide, and is disposed between both functional blocks 2a and 2b as shown in FIG. As shown in FIG. 4, it is disposed on the silicon substrate 4 of the semiconductor element 1a with an insulator 5 made of St, etc. interposed therebetween. This fuse link 3 is cut when, for example, a defective memory cell row of a redundant memory LSI is to be divided to maintain the original function of the semiconductor device. By cutting both the functional blocks 2a and 2b
If one of the functional blocks is determined to be defective, the defective functional block can be replaced with the other functional block to make it a non-defective product. Usually, the fuse link 3 is cut by irradiating it with a laser beam. Reference numeral 6 denotes an alignment mark for detecting the cutting position of the fuse link 3. This alignment mark 6 is formed into a letter shape in plan view, and is formed by a mask (not shown) used when forming the fuse link 3. It is formed at the same time as the fuse link 3 is formed. That is, the alignment mark 6 is made of the same material as the fuse link 3 and is formed in the same layer.
また、両者は同一マスクによって形成されるために両者
の位置関係はきわめて高精度なものになる。Furthermore, since both are formed using the same mask, the positional relationship between the two is extremely accurate.
なお、７はヒユーズリンク３を覆うためのスムースコー
トで、このスムースコート７はＰＳＧ （リンケイ酸ガ
ラス）等からなり、前記絶縁物５上にヒユーズリンク３
を覆うようにして形成されている。Note that 7 is a smooth coat for covering the fuse link 3, and this smooth coat 7 is made of PSG (phosphosilicate glass) or the like, and the fuse link 3 is coated on the insulator 5.
It is formed to cover.
次に、前記ヒユーズリンク３を切断する手順について説
明する。ヒユーズリンク切断装置としては、通常はレー
ザビームを照射するレーザトリマ（図示せず）が使用さ
れる。ヒユーズリンク３を切断するにあたり、レーザト
リマによるヒユーズリンク３の位置検出作業が行われる
。これは、アライメントマーク６の位置を前記レーザト
リマによって検出させ、このアライメントマーク６の位
置を基準としてレーザトリマ内の座標データによってヒ
ユーズリンク３の位置を算出するものである。アライメ
ントマーク６の検出方法としては種々の方法が採用され
ているが、ここではレーザトリマを使用したレーザビー
ムによる検出方法について説明する。このアライメント
マーク６の検出方法を詳述すると、先ず、アライメント
マーク６のＸ座標を求めるために、出力を抑えたレーザ
ビームでアライメントマーク６の周辺を第１図中矢印Ａ
で示すＸ方向に沿って平行にスキャンし、その反射光に
よってアライメントマーク６の形状をレーザトリマに認
識させる。次いで、アライメントマーク６のＹ座標を求
めるために、レーザビームを第１図中矢印Ｂ方向に沿っ
てスキャンさせてアライメントマーク６の形状をレーザ
トリマに認識させる。このようにして得られた情報によ
ってアライメントマーク６の基準座標（第１図中Ｘで示
す。）が検出されることになる。この基準座標Ｘを基に
ヒユーズリンク３の座標を算出することによってヒユー
ズリンク３の位置検出作業が行われることになる。この
際、アライメントマーク６とヒユーズリンク３とは上述
したように同一マスクによって形成されているために、
相互の位置関係はレーザトリマ内の座標データと略一致
される。Next, a procedure for cutting the fuse link 3 will be explained. A laser trimmer (not shown) that emits a laser beam is usually used as the fuse link cutting device. Before cutting the fuse link 3, a laser trimmer is used to detect the position of the fuse link 3. In this method, the position of the alignment mark 6 is detected by the laser trimmer, and the position of the fuse link 3 is calculated using the coordinate data in the laser trimmer using the position of the alignment mark 6 as a reference. Although various methods have been adopted to detect the alignment mark 6, a detection method using a laser beam using a laser trimmer will be described here. To explain in detail the method of detecting the alignment mark 6, first, in order to find the
The alignment mark 6 is scanned in parallel along the X direction shown by , and the shape of the alignment mark 6 is recognized by the laser trimmer by the reflected light. Next, in order to obtain the Y coordinate of the alignment mark 6, the laser beam is scanned along the direction of arrow B in FIG. 1, and the shape of the alignment mark 6 is recognized by the laser trimmer. Based on the information thus obtained, the reference coordinates (indicated by X in FIG. 1) of the alignment mark 6 are detected. By calculating the coordinates of the fuse link 3 based on this reference coordinate X, the position detection work of the fuse link 3 is performed. At this time, since the alignment mark 6 and the fuse link 3 are formed by the same mask as described above,
The mutual positional relationship substantially matches the coordinate data within the laser trimmer.
そして、ヒユーズリンク３とレーザトリマとの位置決め
が終了した後、レーザビームによってヒユーズリンク３
が切断されることになる。ヒユーズリンク３が切断され
ることによって、半導体装置１内の機能ブロック２ａ
、２ｂが分離切断される（例えば、冗長性を有したメモ
リＬＳＩの不良メモリセル等が分断される。）こととな
り、半導体装置１の本来の機能が維持されることになる
。After the positioning of the fuse link 3 and the laser trimmer is completed, the fuse link 3 is
will be severed. When the fuse link 3 is disconnected, the functional block 2a in the semiconductor device 1 is disconnected.
, 2b are separated and cut (for example, defective memory cells of a memory LSI with redundancy are separated), and the original function of the semiconductor device 1 is maintained.
このように構成された従来の半導体装置においては、近
年、半導体装置ｌの集積度が増大されるにつれて配線が
多層化されるようになり、アライメントマーク６の上方
に絶縁層が複数層形成されるようになってきた。In conventional semiconductor devices configured in this manner, in recent years, as the degree of integration of semiconductor devices has increased, wiring has become multilayered, and a plurality of insulating layers are formed above the alignment mark 6. It's starting to look like this.
しかるに、従来の半導体装置においてはアライメントマ
ーク６とヒユーズリンク３とを同一層に形成することが
ヒユーズリンク切断時の精度を高めるために必要である
が、上述したようにアライメントマーク６の上方に絶縁
層が複数層形成されると、これらの絶縁層によってアラ
イメントマーク６検出用のレーザビームが悪影響を受は
レーザトリマによるアライメントマーク６の検出が正確
に行われなくなるという不具合が生じる。このような不
具合を解消するためには、アライメントマーク６をレー
ザトリマが検出し易いように最上層（メタル層）に形成
すればよいが、このようにするとマスク合せ誤差（層間
誤差）によりアライメントマーク６の位置が真の位置に
対してずれる場合がある。このような場合には、このア
ライメントマーク６を基準にしてヒユーズリンク３を切
断すると切断位置がずれてしまう。However, in conventional semiconductor devices, it is necessary to form the alignment mark 6 and the fuse link 3 in the same layer in order to improve the accuracy when cutting the fuse link. When a plurality of layers are formed, the laser beam for detecting the alignment mark 6 is adversely affected by these insulating layers, resulting in a problem that the alignment mark 6 cannot be detected accurately by the laser trimmer. In order to eliminate this problem, the alignment mark 6 may be formed on the top layer (metal layer) so that it can be easily detected by the laser trimmer, but if this is done, the alignment mark 6 may be damaged due to mask alignment error (interlayer error). The position may deviate from the true position. In such a case, if the fuse link 3 is cut using the alignment mark 6 as a reference, the cutting position will be shifted.
本発明に係る半導体装置は、アライメントマークの位置
ずれ検出用テストパターンをヒユーズリンクと同一層に
形成すると共に、アライメントマークを半導体素子の最
上層に形成したものである。In a semiconductor device according to the present invention, a test pattern for detecting a positional deviation of an alignment mark is formed in the same layer as a fuse link, and the alignment mark is formed in the uppermost layer of a semiconductor element.
テストパターンに対するアライメントマークの位置ずれ
量を計測することによって、ヒユーズリンクに対するア
ライメントマークの位置ずれ量を算出することができる
。By measuring the amount of displacement of the alignment mark with respect to the test pattern, it is possible to calculate the amount of displacement of the alignment mark with respect to the fuse link.
以下、本発明の一実施例を第１図および第２図によって
詳細に説明する。Hereinafter, one embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2.
第１図は本発明に係る半導体装置における半導体素子の
平面図を示し、第２図は第１図中ｎ−ｎ線断面図を示す
。これらの図において前記第３図および第４図で説明し
たものと同一もしくは同等部材については同一符号を付
し、ここにおいて詳細な説明は省略する。これらの図に
おいて、１１は後述するアライメントマークのＸ方向に
対する位置ずれ量を測定するためのテストパターン、１
２は同じくＹ方向に対する位置ずれ量を測定するための
テストパターンとしてのヒユーズリンクパターンで、こ
れらのヒユーズリンクパターン１１．１２はヒユーズリ
ンク３と同材質であり、ヒユーズリンク３と同じ層に形
成されている。また、これらのヒユーズリンクパターン
１１．１２は幅寸法が１μｍで所定の長さをもって形成
され、しかも、幅方向に１７１ｍピッチをもって複数並
設されている。前記ヒユーズリンクパターン１１の長手
方向はヒユーズリンク３の長手方向と平行に、また、前
記ヒユーズリンクパターン１２の長手方向は前記ヒユー
ズリンクパターン１１と直交する方向にそれぞれ向けら
れて形成されている。１３および１４は配線材で、これ
らの配線材１３．１４はＡＩ等からなり、配線材１３は
スムースコート７上に形成され、配線材１４はこの配線
材１３上に絶縁物１５を介して形成されている。また、
この配線材１４上には保護層としての絶縁物１６が設け
られている。すなわち、本実施例で使用する半導体装置
ｌは配線材１３および配線材１４によって２層メタル配
線構造となる。１７はヒユーズリンク３の位置を検出す
るためのアライメントマークで、このアライメントマー
ク１７は平面視り字形に形成されている。また、このア
ライメントマーク１７は前記配線材１４を形成する際に
使用されるマスク（図示せず）によって配線材１４の形
成時に同時に形成されている。すなわち、このアライメ
ントマークＩ７は配線材１４と同じ材質となり、しかも
、同一層に形成されることとなる。このアライメントマ
ーク１７を配線材１４と同一層に形成することによって
、アライメントマーク１７は上方に絶縁物１６シか存在
しな（なるためにレーザトリマ（図示せず）によって検
出され易くすることができる。１８および１９は前記ア
ライメントマーク１７とヒユーズリンクパターン１１．
１２との位置ずれ量を計測するための計測用スケールで
、これらの計測用スケール１８．１９は前記アライメン
トマーク１７形成時に同時に形成され、アライメントマ
ーク１７と同じ材質であって、しかも、同一層に形成さ
れている。前記計測用スケール１８はヒューズリンクパ
ターンエ１の側方に配設され、ヒユーズリンクパターン
１１の並設方向と平行に設けられている。また、計測用
スケール１９はヒユーズリンクパターン１２の側方に配
設され、ヒユーズリンクパターン１２の並設方向と平行
に設けられている。FIG. 1 shows a plan view of a semiconductor element in a semiconductor device according to the present invention, and FIG. 2 shows a cross-sectional view taken along line nn in FIG. In these figures, the same or equivalent members as those explained in FIGS. 3 and 4 are designated by the same reference numerals, and detailed explanation thereof will be omitted. In these figures, 11 is a test pattern for measuring the amount of positional deviation in the X direction of the alignment mark, which will be described later.
Similarly, fuse link patterns 11 and 12 are made of the same material as fuse link 3, and are formed in the same layer as fuse link 3. ing. Further, these fuse link patterns 11 and 12 are formed to have a width dimension of 1 μm and a predetermined length, and are arranged in plural in parallel at a pitch of 171 m in the width direction. The longitudinal direction of the fuse link pattern 11 is parallel to the longitudinal direction of the fuse link 3, and the longitudinal direction of the fuse link pattern 12 is oriented in a direction perpendicular to the fuse link pattern 11. 13 and 14 are wiring materials, these wiring materials 13 and 14 are made of AI, etc., the wiring material 13 is formed on the smooth coat 7, and the wiring material 14 is formed on this wiring material 13 with an insulator 15 interposed therebetween. has been done. Also,
An insulator 16 is provided on the wiring material 14 as a protective layer. That is, the semiconductor device l used in this embodiment has a two-layer metal wiring structure with the wiring material 13 and the wiring material 14. Reference numeral 17 denotes an alignment mark for detecting the position of the fuse link 3, and this alignment mark 17 is formed in the shape of a letter when viewed from above. Further, the alignment mark 17 is formed at the same time as the wiring material 14 is formed using a mask (not shown) used when forming the wiring material 14. That is, the alignment mark I7 is made of the same material as the wiring material 14, and is formed in the same layer. By forming the alignment mark 17 in the same layer as the wiring material 14, the alignment mark 17 can be easily detected by a laser trimmer (not shown) since only the insulator 16 is present above the alignment mark 17. 18 and 19 are the alignment mark 17 and the fuse link pattern 11.
These measurement scales 18 and 19 are formed at the same time when the alignment mark 17 is formed, are made of the same material as the alignment mark 17, and are made of the same layer. It is formed. The measuring scale 18 is disposed on the side of the fuse link pattern 1 and parallel to the direction in which the fuse link patterns 11 are arranged. Further, the measurement scale 19 is disposed on the side of the fuse link pattern 12 and parallel to the direction in which the fuse link patterns 12 are arranged side by side.
次にこのように構成された半導体素子１ａのヒユーズリ
ンク３を切断する手順について説明する。Next, a procedure for cutting the fuse link 3 of the semiconductor element 1a configured as described above will be explained.
先ず、アライメントマーク１７をレーザトリマによって
検出させる。このアライメントマーク１７の検出作業は
従来の方法と同一方法が採られる。レーザトリマがアラ
イメントマーク１７を認識した後、レーザトリマ内に予
め設定されているマスクデータ等の座標データによって
Ｘ方向のヒユーズリンクパターン１１およびＹ方向のヒ
ユーズリンクパターン１２にレーザビームを照射し、両
ヒユーズリンクパターン１１．１２を切断する。両ヒユ
ーズリンクパターンｉｉ 、１２とアライメントマーク
１７との位置関係は、半導体素子ｌａ上の形成層が異な
るために、ウェハプロセス中に生じるマスク合せ誤差に
よってレーザトリマが保持している座標データ（マスク
データ）に対してずれることになる。このずれは半導体
ウェハプロセスで偶発的に生じるもので、予め予測する
ことは困難なものである。次いで、Ｘ方向のヒユーズリ
ンクパターン１１に形成された切断跡の位置およびＹ方
向のヒユーズリンクパターン１２に形成された切断跡の
位置と、アライメントマーク１７が座標データどうりの
位置に形成された場合に切断される位装置とのずれ量を
計測用スケール１８．１９によって計測する。この計測
は切断跡部分を光学的に拡大して目視観察等によって行
われる。そして、レーザトリマ内の座標データを、Ｘ方
向およびＹ方向に対するずれ量だけオフセットとして補
正する。この補正された座標データによってヒユーズリ
ンク３の切断位置が算出されることになる。そして、ヒ
ユーズリンク３とレーザトリマとの位置決めが終了した
後、レーザビームによってヒユーズリンク３が切断され
ることになる。First, the alignment mark 17 is detected by a laser trimmer. The same method as the conventional method is used for detecting the alignment mark 17. After the laser trimmer recognizes the alignment mark 17, it irradiates the fuse link pattern 11 in the X direction and the fuse link pattern 12 in the Y direction with a laser beam according to the coordinate data such as mask data that is preset in the laser trimmer, and aligns both fuse links. Cut pattern 11.12. The positional relationship between the fuse link patterns ii, 12 and the alignment mark 17 is based on the coordinate data (mask data) held by the laser trimmer due to mask alignment errors that occur during the wafer process due to the different formation layers on the semiconductor element la. It will be shifted from the This deviation occurs accidentally during the semiconductor wafer process and is difficult to predict in advance. Next, when the alignment mark 17 is formed at the position according to the coordinate data, the position of the cutting mark formed on the fuse link pattern 11 in the X direction and the position of the cutting mark formed on the fuse link pattern 12 in the Y direction is determined. The amount of deviation between the cut point and the device is measured using measuring scales 18 and 19. This measurement is performed by optically enlarging the cut portion and visually observing it. Then, the coordinate data in the laser trimmer is corrected as an offset by the amount of deviation in the X direction and the Y direction. The cutting position of the fuse link 3 is calculated using this corrected coordinate data. Then, after the positioning of the fuse link 3 and the laser trimmer is completed, the fuse link 3 is cut by the laser beam.
なお、本実施例ではヒユーズリンクパターン１１゜１２
を半導体素子ｌａ上に形成した例を示したが、ヒユーズ
リンクパターン１１．１２は半導体素子ｌａ外、例えば
、半導体ウェハのスクライブライン上に形成してもよい
。In addition, in this embodiment, the fuse link pattern is 11°12
Although an example has been shown in which fuse link patterns 11 and 12 are formed on the semiconductor element la, the fuse link patterns 11 and 12 may be formed outside the semiconductor element la, for example, on the scribe line of the semiconductor wafer.
また、本実施例では計測用スケール１８．１９をヒユー
ズリンクパターン１１．１２の側方に配設した例を示し
たが、本発明においては計測用スケール１８゜１９を設
けずに、単にヒユーズリンクパターン１１゜１２に形成
される切断跡のみによってレーザビームの照射位置ずれ
量を読み取っても本実施例と同様の効果を奏する。なお
、この際には位置ずれ量に多少の誤差が生じることとな
る。計測用スケール１８．１９の有無は達成したい位置
合せ精度と半導体素子ｌａ内の空き領域との兼ね合い（
トレードオフ）によって決定するのも一方法である。Further, in this embodiment, an example was shown in which the measurement scales 18 and 19 were arranged on the sides of the fuse link patterns 11 and 12, but in the present invention, the measurement scales 18 and 19 were not provided, and the fuse links were simply arranged. Even if the amount of deviation in the irradiation position of the laser beam is read only from the cutting marks formed in the patterns 11 and 12, the same effect as in this embodiment can be obtained. Note that in this case, some error will occur in the amount of positional shift. The presence or absence of measurement scales 18 and 19 depends on the balance between the desired alignment accuracy and the free space within the semiconductor element la (
One method is to make a decision based on trade-offs.
さらにまた、計測用スケール１８．１９をアライメント
マーク１７と同じ層に形成した場合には、レーザビーム
によってヒユーズリンクパターン１１．１２を切断させ
ずに、単に計測用スケール１８．１９によって、ヒユー
ズリンクパターン１１．１２に対する計測用スケール１
８．１９の位置ずれ量を計測するだけでも上記実施例と
同様の効果が得られる。Furthermore, when the measurement scale 18.19 is formed on the same layer as the alignment mark 17, the fuse link pattern 11.12 is simply cut by the measurement scale 18.19 without cutting the fuse link pattern 11.12 with a laser beam. Measurement scale 1 for 11.12
The same effect as in the above embodiment can be obtained by simply measuring the amount of positional deviation of 8.19.
以上説明したように本発明によれば、アライメントマー
クの位置ずれ検出用テストパターンをヒユーズリンクと
同一層に形成すると共に、アライメントマークを半導体
素子の最上層に形成したため、テストパターンに対する
アライメントマークの位置ずれ量を計測することによっ
て、ヒユーズリンクに対するアライメントマークの位置
ずれ量を算出することができる。したがって、レーザビ
ームの照射位置が現物に対応させて補正されることにな
るから、アライメントマークとヒユーズリンクとが異な
る層に形成され、アライメントマークが所定位置よりず
れて形成されたとしても、ヒユーズリンクの切断位置が
ずれるのを防止することができる。As explained above, according to the present invention, the test pattern for detecting the positional deviation of the alignment mark is formed on the same layer as the fuse link, and the alignment mark is formed on the top layer of the semiconductor element, so that the position of the alignment mark with respect to the test pattern is By measuring the amount of deviation, it is possible to calculate the amount of positional deviation of the alignment mark with respect to the fuse link. Therefore, since the irradiation position of the laser beam is corrected in accordance with the actual object, even if the alignment mark and the fuse link are formed on different layers and the alignment mark is formed at a position shifted from the predetermined position, the fuse link It is possible to prevent the cutting position from shifting.
第１図は本発明に係る半導体装置における半導体素子の
平面図、第２図は第１図中ｎ−ｎ線断面図、第３図は従
来の半導体装置における半導体素子の平面図、第４図は
第１図中ｎ−ｎ線断面図を示す。
１・・・・半導体装置、１ａ・・・・半導体素子、２ａ
、２ｂ・・・・機能ブロック、３・・・・ヒユーズリ
ンク、１１．１２・・・・ヒユーズリンクパターン、１
７・・・・アライメントマーク、１８．１９・・・・計
測用スケール。FIG. 1 is a plan view of a semiconductor element in a semiconductor device according to the present invention, FIG. 2 is a sectional view taken along line nn in FIG. 1, FIG. 3 is a plan view of a semiconductor element in a conventional semiconductor device, and FIG. shows a sectional view taken along line nn in FIG. 1...Semiconductor device, 1a...Semiconductor element, 2a
, 2b...Function block, 3...Fuse link, 11.12...Fuse link pattern, 1
7...Alignment mark, 18.19...Measurement scale.
Claims (1)
によって接続され、かつヒューズリンク切断装置の位置
決め用アライメントマークが半導体素子上に形成された
半導体装置において、このアライメントマークの位置ず
れ検出用テストパターンを前記ヒューズリンクと同一層
に形成すると共に、前記アライメントマークを半導体素
子の最上層に形成したことを特徴とする半導体装置。In a semiconductor device in which functional blocks arranged in parallel to a semiconductor element are connected by a fuse link, and an alignment mark for positioning a fuse link cutting device is formed on the semiconductor element, a test pattern for detecting a positional deviation of this alignment mark is used as described above. A semiconductor device characterized in that the alignment mark is formed in the same layer as the fuse link, and the alignment mark is formed in the uppermost layer of the semiconductor element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292089A JPH02192754A (en) | 1989-01-20 | 1989-01-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292089A JPH02192754A (en) | 1989-01-20 | 1989-01-20 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192754A true JPH02192754A (en) | 1990-07-30 |
Family
ID=11818769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292089A Pending JPH02192754A (en) | 1989-01-20 | 1989-01-20 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192754A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299251A (en) * | 1989-05-15 | 1990-12-11 | Matsushita Electron Corp | Manufacture of semiconductor integrated circuit |
| KR100243274B1 (en) * | 1996-12-31 | 2000-03-02 | 윤종용 | Test element group pattern for monitoring of wafer characteristics |
| JP2006173218A (en) * | 2004-12-14 | 2006-06-29 | Ricoh Co Ltd | Semiconductor wafer, its positioning method and laser trimming method |
-
1989
- 1989-01-20 JP JP1292089A patent/JPH02192754A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299251A (en) * | 1989-05-15 | 1990-12-11 | Matsushita Electron Corp | Manufacture of semiconductor integrated circuit |
| KR100243274B1 (en) * | 1996-12-31 | 2000-03-02 | 윤종용 | Test element group pattern for monitoring of wafer characteristics |
| JP2006173218A (en) * | 2004-12-14 | 2006-06-29 | Ricoh Co Ltd | Semiconductor wafer, its positioning method and laser trimming method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5498500A (en) | Overlay measurement mark and method of measuring an overlay error between multi patterns in a semiconductor device using the measurement mark | |
| US6849957B2 (en) | Photomask including auxiliary mark area, semiconductor device and manufacturing method thereof | |
| JP2754609B2 (en) | Method for manufacturing semiconductor device | |
| US8298920B2 (en) | Chip ID applying method suitable for use in semiconductor integrated circuit | |
| JP2009500863A (en) | Apparatus and method for determining overlay of rotationally symmetric or mirror-symmetric objects | |
| US5721619A (en) | Misregistration detecting marks for pattern formed on semiconductor substrate | |
| JPH0321901B2 (en) | ||
| JPH02192754A (en) | Semiconductor device | |
| JPS5968928A (en) | Manufacture of semiconductor device | |
| JP2000133575A (en) | Semiconductor device equipped with overlap inspection mark | |
| JP3001587B2 (en) | Manufacturing method of semiconductor integrated circuit | |
| KR970010569B1 (en) | Fabrication method of semiconductor device | |
| JP2577346B2 (en) | Method for manufacturing semiconductor device | |
| JPS59134825A (en) | Semiconductor device and semiconductor wafer therefor | |
| JP3609896B2 (en) | Overlay measurement error correction method | |
| JP3317214B2 (en) | Semiconductor integrated circuit | |
| JP2587614B2 (en) | Semiconductor device | |
| JPH01304721A (en) | Semiconductor substrate with maker | |
| KR100197981B1 (en) | Method of detecting mask alignment in semiconductor devices | |
| US20070052114A1 (en) | Alignment checking structure and process using thereof | |
| KR960007621B1 (en) | Method of compensating for overlaying error in semiconductor device | |
| CN101097410A (en) | Method of detecting displacement of exposure position marks | |
| JPS63237433A (en) | Semiconductor integrated circuit device | |
| JPS63307736A (en) | Method of processing by using ion beam | |
| KR100795665B1 (en) | Method of inspecting semiconductor device |