KR100795665B1

KR100795665B1 - Method of inspecting semiconductor device

Info

Publication number: KR100795665B1
Application number: KR1020060136508A
Authority: KR
Inventors: 김영록
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-12-28
Filing date: 2006-12-28
Publication date: 2008-01-21

Abstract

A method for testing a semiconductor device is provided to improve the overlay alignment by forming a WIS mark and finding an accurate WIS value using the WIS mark, thereby reducing a process defective. An X WIS mark for measuring WIS(Wafer Induced Shift) of an X-axial direction and a Y WIS mark for measuring WIS of a Y-axial direction are formed on a chip of a wafer. The WIS is measured on each WIS mark, and then WIS values of X-axial and Y-axial directions are induced. In the step of forming the WIS mark, a contact(120) having relatively wide width is formed in a WIS mark formation region. When an upper line pattern(110) is formed, a line pattern extending in the Y-axial direction is overlapped over a center of the contact.

Description

Method of inspecting semiconductor device

도1은 종래의 반도체 장치 형성 과정에서 층간 절연막(30) 위에 형성된 배선 패턴(10)을 반응성 이온 식각(RIE)으로 형성한 후에 나타난 형태를 도시하는 평면도,FIG. 1 is a plan view showing a shape after the wiring pattern 10 formed on the interlayer insulating film 30 is formed by reactive ion etching (RIE) in the process of forming a conventional semiconductor device;

도2 및 도3은 본 발명에 사용되는 WIS 마크의 형성예들을 나타내는 평면도,2 and 3 are plan views showing examples of formation of WIS marks used in the present invention;

도4는 본 발명 방법에서 WIS 마크가 칩 영역에서 형성된 위치의 예를 나타내는 평면도이다.4 is a plan view showing an example of a position where a WIS mark is formed in a chip area in the method of the present invention.

본 발명은 반도체 장치 검사 방법에 관한 것으로, 보다 상세하게는 공정에 기인하는 정렬 오류를 직접 측정할 수 있도록 하는 반도체 장치 검사 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for inspecting a semiconductor device, and more particularly, to a method for inspecting a semiconductor device that enables direct measurement of misalignment due to a process.

반도체 장치는 반도체 기판과 절연층, 도체층으로 이루어지는 많은 층상에 필요한 패턴을 형성하고 서로 연결하여 이루어지는 다층 구성을 가지는 장치이며 이를 위해 상부 패턴과 하부 패턴 사이의 층상 결합이 정확한 상호 위치를 가지도 록 이루어져야 한다. A semiconductor device is a device having a multi-layered configuration formed by forming a pattern required on many layers of a semiconductor substrate, an insulating layer, and a conductor layer and connecting them together. For this purpose, the layered coupling between the upper pattern and the lower pattern has an accurate mutual position. Should be done.

반도체 장치의 고집적화 다층 배선화 경향에 따라 이러한 층간의 보다 정확한 결합이 필요하고, 정확한 결합을 위해 상부층과 하부층 패턴들 사이에서 보다 정확한 위치 정렬이 이루어져야 한다. 상층 패턴과 하층 패턴의 정확한 정렬을 위해 정렬 마크, 정렬 키 등으로 불리는 인식 구조가 각 층상의 반도체 패턴 형성시 함께 형성되어 이용되고 있다. 정렬 마크, 정렬 키는 형태 요소에 의해 그 배열 상태를 전자 현미경 등 광학 장비를 이용하여 시각적으로 확인하는 방법에 적합하도록 이루어진다. The trend toward highly integrated multilayer wiring in semiconductor devices requires more accurate bonding between these layers, and more accurate positioning between the top and bottom layer patterns for accurate bonding. In order to accurately align the upper layer pattern and the lower layer pattern, a recognition structure called an alignment mark, an alignment key, or the like is formed and used together when forming a semiconductor pattern on each layer. The alignment mark and the alignment key are made to be suitable for a method of visually confirming the arrangement state of the alignment elements by optical equipment such as an electron microscope.

오버레이(Overlay)값은 반도체 장치의 상부층과 하부층 사이의 중첩 정도를 나타내는 값이다. The overlay value is a value representing the degree of overlap between the upper layer and the lower layer of the semiconductor device.

한편, 오버레이 측정 결과는 에러값을 포함하게 된다. 오버레이 측정 에러값은 공정에서 이루어진 문제로 인한 패턴의 왜곡 등에 따른 에러값인 공정 파생 에러(이하 WIS:Wafer induced shift라 함)와 측정 장비 자체의 오차로 인한 TIS (Tool induced shift)가 결합된 값이 된다. 이때, TIS는 오버레이 측정장비의 측정 에러값이며, 아래의 수식1과 같이 측정 장비의 대상을 회전시키면서 측정한 두 값의 평균으로 구해질 수 있다. Meanwhile, the overlay measurement result includes an error value. The overlay measurement error value is a value that combines a process-derived error (hereinafter referred to as WIS: Wafer induced shift), which is an error value due to a pattern distortion caused by a problem in the process, and a tool induced shift (TIS) due to an error of the measurement equipment itself. Becomes In this case, the TIS is a measurement error value of the overlay measuring device, and may be obtained as an average of two values measured while rotating the object of the measuring device as shown in Equation 1 below.

TIS = (0도 측정 값 + 180도 측정값)/2 TIS = (zero-degree reading + 180-degree reading) / 2

WIS는 공정에 기인되는 에러값으로 공정 중에 각 대상층에 형성되는 오버레 이 마크(overlay mark)의 변형으로 발생할 수 있다. 특히 배선층(metal layer)의 노광 공정(photo process)에서 주로 발생한다. 이런 오버레이 마크가 형성된 층들의 적층 구조, 적층 상태(profile)의 차이로 오버레이 값을 잘못 측정하는 것, 혹은 그 잘못 측정된 정도를 나타낸 값을 WIS라 한다. 경우에 따라 공정중에 형성된 오버레이 마크가 비대칭 구조를 가질 때에도 오버레이 값은 잘못 측정될 수 있다. WIS is an error value due to the process and may occur due to deformation of an overlay mark formed in each target layer during the process. In particular, it occurs mainly in the photo process of the metal layer. The lamination structure of layers in which such overlay marks are formed, an incorrect measurement of an overlay value due to a difference in a lamination profile, or a value indicating an incorrect measurement degree is called a WIS. In some cases, the overlay value may be measured incorrectly even when the overlay mark formed during the process has an asymmetric structure.

도1은 종래의 반도체 장치 형성 과정에서 층간 절연막(30) 위에 형성된 배선 패턴(10)을 반응성 이온 식각(RIE)으로 형성한 후에 나타난 형태를 도시한다. 하층의 콘택(21,22,23,24)과 배선 패턴(10) 사이의 정렬 오류(misalign)로 인해 배선 패턴 하부의 콘택 패턴(21,22,23,24)이 일부씩 좌로 치우쳐 드러난 상태이다. 이런 식각 후 패턴의 정렬 오류는 노광 공정에서의 오버레이 측정시의 잘못된 측정에 WIS가 추가된 것으로 볼 수 있으므로 잘 세팅된 정밀한 검사 장치에서의 검사를 통해 WIS는 다음과 같은 수학식 2에 의해 실질적으로 얻어질 수 있다. FIG. 1 is a view illustrating a process after forming a wiring pattern 10 formed on an interlayer insulating layer 30 by reactive ion etching (RIE) in a conventional semiconductor device formation process. The contact patterns 21, 22, 23, and 24 under the wiring pattern are partially shifted to the left due to misalignment between the lower contacts 21, 22, 23, and 24 and the wiring pattern 10. . Since the misalignment of the pattern after etching can be regarded as the addition of WIS to the wrong measurement in the overlay measurement in the exposure process, the WIS can be substantiated by the following Equation 2 through inspection in a well-established inspection device. Can be obtained.

WIS = 배선 배턴 형성 식각 후의 오버레이값 ?? 노광 공정에서의 오버레이 값WIS = overlay value after etching of wiring baton ?? Overlay value in the exposure process

그런데, 오버레이 마크가 화학적 기계적 연마(CMP)등의 공정을 거치면서 변형될 수 있으나, 배선 패턴의 폭이 콘택 폭보다 크므로, 도1과 같이 정렬 오류가 크지 않으면 정렬 오류의 정도를 정확히 알 수 없다. 가령, 식각을 통해 배선 패턴이 드러날 때 배선 폭이 0.24μm이고 콘택 폭이 0.20μm라면, 0.02μm이상의 정렬 오류가 발생하지 않는 한 배선 패턴과 콘택의 정렬 오류를 알아내기 어렵다. 즉, 배선 폭과 콘택 폭의 중첩 마아진이 WIS 측면의 오측정이 발생할 수 있다.By the way, the overlay mark may be deformed through a process such as chemical mechanical polishing (CMP), but since the width of the wiring pattern is larger than the contact width, if the alignment error is not large as shown in FIG. none. For example, when the wiring pattern is exposed through etching, if the wiring width is 0.24 μm and the contact width is 0.20 μm, the misalignment of the wiring pattern and the contact may be difficult to detect unless an alignment error of 0.02 μm or more occurs. That is, the overlapping margin of the wiring width and the contact width may cause an incorrect measurement of the WIS side.

결국 이런 오류값은 혹은 이런 오류값의 원인들은 공정의 정확도를 떨어뜨리고, 불량 가능성을 높이므로 문제가 된다.After all, these error values, or the causes of these errors, are problematic because they reduce the accuracy of the process and increase the likelihood of failure.

본 발명은 종래와 달리 공정에서 기인하는 WIS를 직접 용이하게 측정하여, 오류 분석을 용이하게 하고, 공정 정확도를 개선할 수 있도록 하는 반도체 장치 검사 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method for inspecting a semiconductor device that can easily measure the WIS resulting from the process, which facilitates error analysis and improves process accuracy, unlike in the related art.

본 발명은 특히, 오버레이 마크와 별개인 WIS 마크(mark)를 이용하여 정확한 WIS를 측정하여 배선 패턴과 콘택 사이의 정렬 오류를 최소화 하여 공정 마진을 향상시키고 수율을 높일 수 있는 반도체 장치 검사 방법을 제공하는 것을 목적으로 한다.In particular, the present invention provides a method for inspecting a semiconductor device that can improve process margin and increase yield by minimizing misalignment between a wiring pattern and a contact by measuring an accurate WIS using a WIS mark separate from an overlay mark. It aims to do it.

상기 목적을 달성하기 위한 본 발명의 검사 방법은, The inspection method of the present invention for achieving the above object,

공정 과정을 통해 X축 방향의 WIS 측정을 위한 X WIS 마크 및 Y축방향의 WIS 측정을 위한 Y WIS 마크를 형성하고 이를 측정하여 각 축방향의 WIS 값을 도출하는 것을 특징으로 한다. Through the process, the X WIS mark for measuring the WIS in the X-axis direction and the Y WIS mark for measuring the WIS in the Y-axis direction are characterized by deriving the WIS value in each axis direction by measuring the same.

이때, X WIS 마크를 형성하는 방법은 콘택 형성 단계에서 상대적으로 다음 과정에서 형성될 상층 배선 패턴의 폭보다 넓은 폭을 가지는 콘택을 형성하고, 다음 과정에서는 상층 배선 패턴을 형성할 때 Y축방향으로 뻗은 배선 패턴을 폭 중심이 콘택 중심과 겹치도록 형성하는 방법을 사용할 수 있다.At this time, the method of forming the X WIS mark forms a contact having a width wider than the width of the upper layer wiring pattern to be formed in the next step in the contact forming step, and in the next step in the Y-axis direction when forming the upper layer wiring pattern. A method of forming the extended wiring pattern so that the center of the width overlaps with the center of the contact can be used.

동일한 논리로 이때, Y WIS 마크를 형성하는 방법은 콘택 형성 단계에서 상대적으로 다음 과정에서 형성될 상층 배선 패턴의 폭보다 넓은 폭을 가지는 콘택을 형성하고, 다음 과정에서는 상층 배선 패턴을 형성할 때 X축방향으로 뻗은 배선 패턴을 폭 중심이 콘택 중심과 겹치도록 형성하는 방법을 사용할 수 있다. With the same logic, at this time, the method of forming the Y WIS mark forms a contact having a width wider than the width of the upper layer wiring pattern to be formed in the next process in the contact forming step, and in forming the upper layer wiring pattern in the next process. The method of forming the wiring pattern extended in the axial direction so that the center of the width overlaps with the center of the contact can be used.

X축 방향 WIS와 Y축 방향 WIS는 사각형 칩 영역 내에서도 측정되는 위치에 따라 달라질 수 있다. 따라서, 전체적인 WIS값 파악을 위한 방법으로 가령 X WIS 마크와 Y WIS 마크의 형성 위치를 나누어, X WIS 마크는 사각형 칩 영역의 Y축방향으로 형성된 한 변의 중간 지점에, Y WIS 마크는 X축방향 으로 형성된 한 변의 중간 지점에 형성할 수 있다. The X-axis WIS and the Y-axis WIS may vary depending on the measured position even within the rectangular chip area. Therefore, as a method for grasping the overall WIS value, for example, the formation positions of the X WIS mark and the Y WIS mark are divided, and the X WIS mark is located at the midpoint of one side formed in the Y axis direction of the rectangular chip area, and the Y WIS mark is in the X axis direction. It can be formed in the middle of one side formed with.

이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도2 및 도3은 각각 본 발명의 일 실시예에 따른 X WIS 마크와 Y WIS 마크의 형성 패턴을 나타낸다.2 and 3 show formation patterns of the X WIS mark and the Y WIS mark, respectively, according to an embodiment of the present invention.

콘택(Contact:120,220)은 원형으로 이루어지고, 콘택(120,220)의 직경(size)은 배선 패턴(metal line:110,210)의 형성폭 보다 2배 정도로 크게 만들어져 서로 겹치도록 형성된다. 이때 WIS가 없는 완전한 정렬일 경우, 콘택(120,220)의 중심점과 배선 패턴(110,210)의 중심축선은 서로 겹치게 된다. 콘택 패턴과 배선 패턴을 형성하는 두 층 사이에 X축 방향의 정렬 오류가 있다면 X WIS 마크에서 Y축방향으로 길게 형성된 측정용 배선 패턴은 더 넓은 폭으로 형성된 콘택 패턴 위에서 한 쪽으로 치우쳐 있는 형태를 가지게 된다. 도면번호 30은 콘택(120,220)이 형성되는 층간 절연막을 나타낸다.The contacts 120 and 220 are formed in a circular shape, and the diameters of the contacts 120 and 220 are made to be twice as large as the formation width of the metal lines 110 and 210 and overlap each other. In this case, in the complete alignment without the WIS, the center points of the contacts 120 and 220 and the center axes of the wiring patterns 110 and 210 overlap each other. If there is an alignment error in the X-axis direction between the contact pattern and the two layers forming the wiring pattern, the measurement wiring pattern formed long in the Y-axis direction at the X WIS mark may be biased to one side on the wider contact pattern. do. Reference numeral 30 denotes an interlayer insulating film on which contacts 120 and 220 are formed.

따라서, 현실적으로 형성된 각 축 WIS 마크에서 콘택(120,220)의 중심점과 배선 패턴(110,210)의 중심축선 사이의 이격 거리를 측정하면 각 축방향 WIS를 알 수 있다. Therefore, the axial WIS can be known by measuring the separation distance between the center point of the contacts 120 and 220 and the center axis lines of the wiring patterns 110 and 210 in the realistically formed axial WIS mark.

도4는 사각형 칩 영역에 대응되는 하나의 노광 샷(Shot:310)에서 본 발명의 일 실시예에 따라 X WIS 마크(330)와 Y WIS 마크(320)가 형성된 형태를 나타내는 평면도이다. 4 is a plan view illustrating a form in which an X WIS mark 330 and a Y WIS mark 320 are formed in one exposure shot Shot 310 corresponding to a rectangular chip region according to an exemplary embodiment of the present invention.

도시된 바와 같이, X WIS 마크(330)와 Y WIS 마크(320)의 형성 위치를 나누어, X WIS 마크는 사각형 칩 영역의 Y축방향으로 형성된 한 변의 중간 지점에, Y WIS 마크는 X축방향 으로 형성된 한 변의 중간 지점에 형성되어 있다. As shown, the formation positions of the X WIS mark 330 and the Y WIS mark 320 are divided so that the X WIS mark is at the midpoint of one side formed in the Y axis direction of the rectangular chip area, and the Y WIS mark is in the X axis direction. It is formed at the midpoint of one side formed by.

도시된 노광 샷(shot)에서 WIS 마크가 형성된 두 위치에서 측정을 하면, WIS에 대해서도 잘 알려진 통상의 오버레이 계산식을 통하여 그 값을 측정할 수 있다.When the measurement is performed at two positions where the WIS mark is formed in the illustrated exposure shot, the value can be measured through a conventional overlay equation that is well known for the WIS.

오버레이 계산식의 한 예를 통해, As an example of an overlay calculation,

X축 방향의 에러값을 △x라면 △x = Xoff + SxX + WrxY, If the error value in the X-axis direction is Δx, then Δx = Xoff + SxX + WrxY,

X축 방향의 에러값을 △x라면 △y = Yoff + SyY + WryX 로 구해질 수 있다.If the error value in the X-axis direction is Δx, it can be obtained as Δy = Yoff + SyY + WryX.

이때, Sx, Sy는 각각 웨이퍼의 각 축 x,y 스케일(scale), Wrx, Wry는 각각 웨이퍼 x, y 회전(rotation)을 나타낸다.In this case, Sx and Sy respectively represent x, y scales of the wafer, and Wrx and Wry represent wafer x and y rotations, respectively.

이런 계산식을 이용하여 가령 5개의 노광 샷을 측정하고, 하나의 노광 샷에서 10 개 위치의 데이타(data)를 얻어 최소 제곱법으로 WIS값을 측정할 수 있다. 이런 계산 방법은 이 기술 분야에 잘 알려진 것이므로 구체적인 계산 방법은 생략한다. Using this calculation, for example, five exposure shots can be measured, and the WIS value can be measured by the least square method by obtaining data of ten positions from one exposure shot. Such a calculation method is well known in the art, and thus a detailed calculation method is omitted.

본 발명에 따르면 WIS 마크를 형성하여 이를 이용하여 정확한 WIS값을 직접 찾아내고, 이를 노광 단계에서 반영하여 오버레이 정합도를 향상할 수 있으며, 오버레이 정합도를 향상함으로써 공정 불량을 줄이고, 완성품의 수율 향상을 기대할 수 있다.According to the present invention, by forming a WIS mark to directly find the correct WIS value, and reflecting it in the exposure step, it is possible to improve the overlay matching degree, to reduce the process defect by improving the overlay matching degree, improve the yield of the finished product You can expect.

Claims

Forming an X WIS mark for measuring a process derivative error (hereinafter referred to as 'WIS') in the X axis direction and a Y WIS mark for measuring WIS in the Y axis direction through a process on a wafer chip for forming a semiconductor device;

And measuring the WIS at each of the WIS marks to derive a WIS value in each axial direction.

The method of claim 1,

The forming of the WIS mark may include forming a contact having a relatively wide width at the contact forming step of the WIS mark forming region of the chip,

And forming a wiring pattern extending in the Y-axis direction so that the center of the width overlaps with the center of the contact when forming the upper wiring pattern in the next step of the contact forming step.

The method of claim 1,

And forming positions of the X WIS mark and the Y WIS mark in the region where the chip is formed.

The method of claim 3, wherein

The X WIS mark is formed at the middle point of one side formed in the Y-axis direction of the rectangular region where the chip is formed, the Y WIS mark is formed at the middle point of one side formed in the X-axis direction of the rectangular region where the chip is formed. A semiconductor device inspection method.