JPH02190064A - 通信制御処理装置の多重化処理における試験方法 - Google Patents
通信制御処理装置の多重化処理における試験方法Info
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- JPH02190064A JPH02190064A JP1010353A JP1035389A JPH02190064A JP H02190064 A JPH02190064 A JP H02190064A JP 1010353 A JP1010353 A JP 1010353A JP 1035389 A JP1035389 A JP 1035389A JP H02190064 A JPH02190064 A JP H02190064A
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- 238000012545 processing Methods 0.000 title claims abstract description 48
- 238000004891 communication Methods 0.000 title claims abstract description 27
- 238000010998 test method Methods 0.000 title claims description 6
- 239000000872 buffer Substances 0.000 claims abstract description 21
- 230000005540 biological transmission Effects 0.000 claims abstract description 17
- 238000012360 testing method Methods 0.000 abstract description 10
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
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- 230000001934 delay Effects 0.000 description 1
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- 230000008676 import Effects 0.000 description 1
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- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、計算機システムの正当性を検査する通信制
御処理装置の多重化処理における試験方法に関するもの
である。
御処理装置の多重化処理における試験方法に関するもの
である。
第４図は従来の計算機システムにおける通信制御処理装
置の試験構成を示す図であり、図において、（ｌａ、ｌ
ｂ）は計算機システムＡ 、 Ｂ、 （２ａ、２ｂ）は
中央処理装置、（３ａ、３ｂ）は主記憶装置、（４ａ。
置の試験構成を示す図であり、図において、（ｌａ、ｌ
ｂ）は計算機システムＡ 、 Ｂ、 （２ａ、２ｂ）は
中央処理装置、（３ａ、３ｂ）は主記憶装置、（４ａ。
４ｂ）は主記憶装置（３ａ、３ｂ）内に割り当てられた
全輪理チャネルの送信データバッファ、（５ａ、５ｂ）
は主記憶装置（３ａ、３ｂ）内に割り当てられた全輪理
チャネルの受信データバッファ％ （６ａｔ６ｂ）は送
信論理チャネルバッファ、 （７ａ、７ｂ）は受信論理
チャネルバッファ、（８ａ ＊ ８ ｂ）は通信制御処
理装置、（９ａ。
全輪理チャネルの送信データバッファ、（５ａ、５ｂ）
は主記憶装置（３ａ、３ｂ）内に割り当てられた全輪理
チャネルの受信データバッファ％ （６ａｔ６ｂ）は送
信論理チャネルバッファ、 （７ａ、７ｂ）は受信論理
チャネルバッファ、（８ａ ＊ ８ ｂ）は通信制御処
理装置、（９ａ。
９ｂ）は計算機システム内部のバス、Ｑｏａ、ｔａｂ）
は変復調装置、ａυはデータの伝送路である。
は変復調装置、ａυはデータの伝送路である。
次に動作について説明する。計算機システムＢ（１ｂ）
の主記憶（３ｂ）内にある送信データバッファ（４ｂ）
の送信論理チャネルバッファ（６ｂ） 内の一連のデー
タは、システムバス（９ｂ）を通り、通信制御処理装置
（８ｂ）の論理チャネル毎のバッファに蓄えられ、任意
のデータ長（パケット）に分１１’ｌＪし、そのパケッ
トを順次、変復調装置（１ｏｂ） 、伝送路ση、計算
機システムＡ （ｌａ）の変復調装置（１０ａ） 、通
信制御処理袋＠ （８ａ）に転送する。計算機システム
Ａ（ｌａ）の中央処理装置（２ａ）は、通信制御処理装
置（８ａ）からの割り込みによりデータ到達を知り、デ
ータの読み取りを行う。通信制御処理装置内のデータは
、システムバス（９ａ）を経由して、主記憶装置（３ａ
）内、受信データバッフ ７ （５ａ）の受信論理チャ
ネルバッファ（７ａ）に転送される。これらの動作を複
数の論理チャネルバッファ（７ａ）で行われ、中央処理
装置（２ａ）のプログラム処理により、この受信データ
のチエツクを行い、伝送路の正当性を確認するものであ
る。
の主記憶（３ｂ）内にある送信データバッファ（４ｂ）
の送信論理チャネルバッファ（６ｂ） 内の一連のデー
タは、システムバス（９ｂ）を通り、通信制御処理装置
（８ｂ）の論理チャネル毎のバッファに蓄えられ、任意
のデータ長（パケット）に分１１’ｌＪし、そのパケッ
トを順次、変復調装置（１ｏｂ） 、伝送路ση、計算
機システムＡ （ｌａ）の変復調装置（１０ａ） 、通
信制御処理袋＠ （８ａ）に転送する。計算機システム
Ａ（ｌａ）の中央処理装置（２ａ）は、通信制御処理装
置（８ａ）からの割り込みによりデータ到達を知り、デ
ータの読み取りを行う。通信制御処理装置内のデータは
、システムバス（９ａ）を経由して、主記憶装置（３ａ
）内、受信データバッフ ７ （５ａ）の受信論理チャ
ネルバッファ（７ａ）に転送される。これらの動作を複
数の論理チャネルバッファ（７ａ）で行われ、中央処理
装置（２ａ）のプログラム処理により、この受信データ
のチエツクを行い、伝送路の正当性を確認するものであ
る。
従来のこの種の試験方法は以上のように動作しているの
で、転送データは決められた形式のデータを転送しなけ
ればならず、任意のデータ転送による変調の試験をする
ことができず、また通信制御処理装置内の多重化処理に
よるパケットデータの組み立て誤りが発生した場合、そ
れが検出できないという問題があった。
で、転送データは決められた形式のデータを転送しなけ
ればならず、任意のデータ転送による変調の試験をする
ことができず、また通信制御処理装置内の多重化処理に
よるパケットデータの組み立て誤りが発生した場合、そ
れが検出できないという問題があった。
さらにまた、従来の試験方法では（パケット数Ｘパケッ
ト数）だけデータを受信するため、伝送路の遅れにより
、パケットの到達時刻が違ってくるため、パケット内の
順序番号が違っていた場合、複数のパケットからなる受
信データの組み立て誤りを起こす可能性があった。
ト数）だけデータを受信するため、伝送路の遅れにより
、パケットの到達時刻が違ってくるため、パケット内の
順序番号が違っていた場合、複数のパケットからなる受
信データの組み立て誤りを起こす可能性があった。
この発明は上記のような問題点を解消するためになされ
たもので、任意のデータを転送できるとともに、通信制
御処理装置内の多重化処理（こおけるパケットデータの
組み立て誤りを検出できる試験方法を得ることを目的と
する。
たもので、任意のデータを転送できるとともに、通信制
御処理装置内の多重化処理（こおけるパケットデータの
組み立て誤りを検出できる試験方法を得ることを目的と
する。
この発明に係る通信制御処理装置の多重化処理における
試験方法は、送信データ内にデータチエツク用のヘッダ
ーを付加し、そのヘッダー内のチェックサム情報を判定
し、データの正当性を確保するとともに、通信制御処理
装置内のデータの組み立て、分解時の誤りを試験可能と
したものである。
試験方法は、送信データ内にデータチエツク用のヘッダ
ーを付加し、そのヘッダー内のチェックサム情報を判定
し、データの正当性を確保するとともに、通信制御処理
装置内のデータの組み立て、分解時の誤りを試験可能と
したものである。
この発明においては、送信するデータのチェックサムを
ヘッダー情報として付加することにより、通信制御処理
装置内でのデータの加工は保証され、診断することが可
能となる。
ヘッダー情報として付加することにより、通信制御処理
装置内でのデータの加工は保証され、診断することが可
能となる。
以下、この発明の一実施例を図について説明する。第１
図４こおいて、従来例の第４図と異なるのは、主記憶装
置（４ａ、４ｂ）内にデータヘッダー処理制Ｎプログラ
ム（１２ａ ｅ１２ｂ）が付加され、第２図に示すブロ
ーチヤード図のように制御される点である。
図４こおいて、従来例の第４図と異なるのは、主記憶装
置（４ａ、４ｂ）内にデータヘッダー処理制Ｎプログラ
ム（１２ａ ｅ１２ｂ）が付加され、第２図に示すブロ
ーチヤード図のように制御される点である。
第３図はパケットフォーマットを示し、ヘッダ（ロ）と
データ（至）からなり、さらにヘッダ（２）は論理チャ
ネルアドレス（至）、順序番号（ト）、チェックサムゆ
からなる。
データ（至）からなり、さらにヘッダ（２）は論理チャ
ネルアドレス（至）、順序番号（ト）、チェックサムゆ
からなる。
論理チャネルアドレス（至）は通信されるアドレスであ
り送受信側のプログラムが認識している。順序番号（ト
）はシーケンシャルな番号であり同様１こ送受信側のプ
ログラムが認識している。従って、アドレス（至）、順
序番号に）のエラーの場合判別できる。
り送受信側のプログラムが認識している。順序番号（ト
）はシーケンシャルな番号であり同様１こ送受信側のプ
ログラムが認識している。従って、アドレス（至）、順
序番号に）のエラーの場合判別できる。
次に、第１図に示す一実施例及び第２図のフローチャー
ト図を用いて、この発明の具体的な動作を説明する。
ト図を用いて、この発明の具体的な動作を説明する。
まず計算機システムＢ （ｌｂ）の主記憶（３ｂ）内イ
こおいて、送信データバッファ（４ｂ）の送信論理チャ
ネルバッファ（６ｂ）Ｉこデータヘッダー処理制御プロ
グラム（１２ｂ）により、第３図に示すように送信すべ
きデータの前にヘッダーを付加する。このヘッダーの付
加された一連のデータは、システムバス（９ｂ）を通り
、通信制御処理装置（８ｂ）の論理チャネル毎のバッフ
ァに蓄えられ、任意のデータ長（パケット）に分割し、
そのパケットを順次、変復調装置（１ｏｂ） 、伝送路
ａυ、計算機システムＡ（１ａ）の変復調装置（１０ａ
） 、通信制御処理装置（８ａ）に転送する。
こおいて、送信データバッファ（４ｂ）の送信論理チャ
ネルバッファ（６ｂ）Ｉこデータヘッダー処理制御プロ
グラム（１２ｂ）により、第３図に示すように送信すべ
きデータの前にヘッダーを付加する。このヘッダーの付
加された一連のデータは、システムバス（９ｂ）を通り
、通信制御処理装置（８ｂ）の論理チャネル毎のバッフ
ァに蓄えられ、任意のデータ長（パケット）に分割し、
そのパケットを順次、変復調装置（１ｏｂ） 、伝送路
ａυ、計算機システムＡ（１ａ）の変復調装置（１０ａ
） 、通信制御処理装置（８ａ）に転送する。
計算機システムＡ （ｌａ）の中央処理装置（２ａ）は
、通信制御処理袋＠ （８ａ）からの割り込みによりデ
ータ到達を知り、第２図に示すように受信デ−夕の読み
取りを行い、対応する受信論理チャネルバッファ（７ａ
）にその受信データを取り込む０υ。
、通信制御処理袋＠ （８ａ）からの割り込みによりデ
ータ到達を知り、第２図に示すように受信デ−夕の読み
取りを行い、対応する受信論理チャネルバッファ（７ａ
）にその受信データを取り込む０υ。
この受信データをパケット単位に分割しく至）、データ
ヘッダ処理制御プログラム（１２ａ ）により、パケッ
トのヘッダーは正しいかチエツクに）される。もし、正
しくないならエラーメツセージ表示（至）を行い終了す
る。もし正しければ、次のパケットを取り出しく７）、
全パケットがチエツクされるまで弼、この動作を繰り返
す。つまり、本方法のチェツサムは複数パケットに対し
行う。
ヘッダ処理制御プログラム（１２ａ ）により、パケッ
トのヘッダーは正しいかチエツクに）される。もし、正
しくないならエラーメツセージ表示（至）を行い終了す
る。もし正しければ、次のパケットを取り出しく７）、
全パケットがチエツクされるまで弼、この動作を繰り返
す。つまり、本方法のチェツサムは複数パケットに対し
行う。
なお、上記実施例では、伝送路αυに公衆網又は、専用
線を設けたものを示したが、伝送路αυにＬＡＮの同軸
ケーブルを用い、変復調装置（１０ａ 、 １０ｂ ）
に゛トランシーバー９通信制御処理装置（９ａ、９ｂ）
＋こＬＡＮ制御装置を設けてもよい。
線を設けたものを示したが、伝送路αυにＬＡＮの同軸
ケーブルを用い、変復調装置（１０ａ 、 １０ｂ ）
に゛トランシーバー９通信制御処理装置（９ａ、９ｂ）
＋こＬＡＮ制御装置を設けてもよい。
以上のように、この発明によればデータ部にヘッダーを
付加し、任意のデータを正しく受信したかチエツクでき
る様に構成したので、通信制御処理装置でのデータ誤り
の検出能力を高めるとともに、精度の高い試験を行うこ
とができるという効果がある。
付加し、任意のデータを正しく受信したかチエツクでき
る様に構成したので、通信制御処理装置でのデータ誤り
の検出能力を高めるとともに、精度の高い試験を行うこ
とができるという効果がある。
第１図はこの発明の一実施例である通信制御処理装置の
テスト構成を示すブロック図、第２図は通信制御処理装
置のテストの動作の流れを示すフローチャート図、第３
図は本発明に使用されるパケットフォーマット図、第４
図は従来の通信制御処理装置のテスト構成を示すブロッ
ク図である。 図中、（ｌａ、ｌｂ）は計算機システム、（２ａ、２ｂ
） ｉｉ中央処理装［、（４ａ、４ｂ）は送信データバ
ッファ、（５ａ ＃ ５ ｂ）は受信データバッファ、
（８ａ、８ｂ）は通信制御処理装置、（ロ）はヘッダ、
（ハ）はデータである。 なお、同一符号は同一、又は相当部分を示す。
テスト構成を示すブロック図、第２図は通信制御処理装
置のテストの動作の流れを示すフローチャート図、第３
図は本発明に使用されるパケットフォーマット図、第４
図は従来の通信制御処理装置のテスト構成を示すブロッ
ク図である。 図中、（ｌａ、ｌｂ）は計算機システム、（２ａ、２ｂ
） ｉｉ中央処理装［、（４ａ、４ｂ）は送信データバ
ッファ、（５ａ ＃ ５ ｂ）は受信データバッファ、
（８ａ、８ｂ）は通信制御処理装置、（ロ）はヘッダ、
（ハ）はデータである。 なお、同一符号は同一、又は相当部分を示す。
Claims (1)
- 一方の計算機システムの送信データバッファの送信論理
チャネルバッファ内の一連のデータを所定のデータ長に
分割し、そのデータの前にデータチェック用のヘッダー
を、データヘッダー処理制御プログラムにより付加し、
通信制御処理装置から上記所定のデータ長毎に送信し、
他方の計算機システムの通信制御処理装置により受信し
た受信データを上記所定のデータ長単位に分割し、デー
タヘッダー処理制御プログラムにより、上記ヘッダー内
のチェックサム情報を判定して、上記計算機システム間
の正当性を診断することを特徴とする通信制御処理装置
の多重化処理における試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010353A JPH02190064A (ja) | 1989-01-19 | 1989-01-19 | 通信制御処理装置の多重化処理における試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010353A JPH02190064A (ja) | 1989-01-19 | 1989-01-19 | 通信制御処理装置の多重化処理における試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02190064A true JPH02190064A (ja) | 1990-07-26 |
Family
ID=11747819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010353A Pending JPH02190064A (ja) | 1989-01-19 | 1989-01-19 | 通信制御処理装置の多重化処理における試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02190064A (ja) |
-
1989
- 1989-01-19 JP JP1010353A patent/JPH02190064A/ja active Pending
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