JPH02189464A - 波形記憶装置 - Google Patents
波形記憶装置Info
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- JPH02189464A JPH02189464A JP925089A JP925089A JPH02189464A JP H02189464 A JPH02189464 A JP H02189464A JP 925089 A JP925089 A JP 925089A JP 925089 A JP925089 A JP 925089A JP H02189464 A JPH02189464 A JP H02189464A
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、波形記憶装置に関し、更に詳しくは、複数の
波形データの記憶制御に関する。
波形データの記憶制御に関する。
〈従来の技術〉
アナログ入力信号をデジタル信号に変換して一基メモリ
に格納し、該メモリに格納されたデジタル信号を波形デ
ータとして表示器に表示するデジタルオシロスコープな
どのデジタル記憶型の波形観測装置において、繰り返し
波形にまれに発生するノイズやレベル変動などの異常現
象を観、’ＩＰ１表示するのにあたっては、例えば異常
現象の状態が既知であるものとしてトリガ条件を設定す
ることが行われている。
に格納し、該メモリに格納されたデジタル信号を波形デ
ータとして表示器に表示するデジタルオシロスコープな
どのデジタル記憶型の波形観測装置において、繰り返し
波形にまれに発生するノイズやレベル変動などの異常現
象を観、’ＩＰ１表示するのにあたっては、例えば異常
現象の状態が既知であるものとしてトリガ条件を設定す
ることが行われている。
ところが、現実には異常現象の状態は全くつかめないこ
とが多く、異常現象を観測表示するために適切なトリが
条件を設定することは極めて困難である。
とが多く、異常現象を観測表示するために適切なトリが
条件を設定することは極めて困難である。
〈発明が解決しようとする課題〉
このように異常現象の状態が全くつかめない場合には、
観測対象連続波形を取り逃すことなくデジタル信号に変
換してメモリに取り込み、該メモリに格納されたデジタ
ル信号を波形データとして表示器に表示させて確認する
ことが望ましい。
観測対象連続波形を取り逃すことなくデジタル信号に変
換してメモリに取り込み、該メモリに格納されたデジタ
ル信号を波形データとして表示器に表示させて確認する
ことが望ましい。
本発明はこのような点に着目してなされたものであり、
その目的は、プリトリガ機能を生かしなから観ａ−１対
象連続波形を取り逃すことなくデジタル信号に変換して
メモリに取り込み、波形を重ねた形態で表示器に表示で
きる波形記憶装置を提供することにある。
その目的は、プリトリガ機能を生かしなから観ａ−１対
象連続波形を取り逃すことなくデジタル信号に変換して
メモリに取り込み、波形を重ねた形態で表示器に表示で
きる波形記憶装置を提供することにある。
〈課題を解決するための手段〉
上記課題を解決する本発明は、
アナログ入力信号をデジタル信号に変換するＡ／Ｄ変換
器と、 該Ａ／Ｄ変換器から出力されるデータを複数ｎ系統のデ
ータに分割して出力するレートリデューサと、 該レートリデューサから分割出力される各データがトリ
ガ信号及び予め設定されているプリトリガ量に従って書
き込まれ、書き込まれたデータから算出される先頭アド
レスに従ってデータが読み出される複数ｎ個の第１のメ
モリと、 これら各第１のメモリから読み出されるデータを入力と
して選択的にいずれかのデータを出力する複数ｎ個のセ
レクタと、 これら各セレクタから出力されるデータをアドレスとし
て、先頭アドレスから所定ビット毎に区切られた番地に
選択的に表示データが古き込まれる複数ｎ個の第２のメ
モリとを設けたことを特徴とするものである。
器と、 該Ａ／Ｄ変換器から出力されるデータを複数ｎ系統のデ
ータに分割して出力するレートリデューサと、 該レートリデューサから分割出力される各データがトリ
ガ信号及び予め設定されているプリトリガ量に従って書
き込まれ、書き込まれたデータから算出される先頭アド
レスに従ってデータが読み出される複数ｎ個の第１のメ
モリと、 これら各第１のメモリから読み出されるデータを入力と
して選択的にいずれかのデータを出力する複数ｎ個のセ
レクタと、 これら各セレクタから出力されるデータをアドレスとし
て、先頭アドレスから所定ビット毎に区切られた番地に
選択的に表示データが古き込まれる複数ｎ個の第２のメ
モリとを設けたことを特徴とするものである。
く作用〉
本発明の波形記憶装置において、同一トリガ条件で取り
込まれた複数の波形データは重ね合イ）せた形でメモリ
に古き込まれ、連続波形を取り逃すことなく観１１Ｆ＋
することができる。
込まれた複数の波形データは重ね合イ）せた形でメモリ
に古き込まれ、連続波形を取り逃すことなく観１１Ｆ＋
することができる。
〈実施例〉
以下、図面を参照して本発明の実施例を詳ａｌｌに説明
する。
する。
第１図は、本発明の一実施例を示す（Ｒ成因である。図
において、ＡＤＣはアナログ入力信号をデジタル信号に
変換するＡ／Ｄ変換器であり、例えば８ビット並列出力
のものを用いる。ｕＡ／Ｄ変換器ＡＤＣの出力データは
レートリデューサＲＲの入力端子りに入力される。
において、ＡＤＣはアナログ入力信号をデジタル信号に
変換するＡ／Ｄ変換器であり、例えば８ビット並列出力
のものを用いる。ｕＡ／Ｄ変換器ＡＤＣの出力データは
レートリデューサＲＲの入力端子りに入力される。
該レートリデューサＲＲはＡ／Ｄ変換器ＡＤＣの出力デ
ータを複数ｎ系統（本実施例では８ビツト２系統）のデ
ータに分割してそれぞれに対応した複数ｎ個（本実施例
では８ビツトデータ２個）の第１のメモリＭｌｌ、Ｍ１
２の入力端子Ｄｉに出力する。
ータを複数ｎ系統（本実施例では８ビツト２系統）のデ
ータに分割してそれぞれに対応した複数ｎ個（本実施例
では８ビツトデータ２個）の第１のメモリＭｌｌ、Ｍ１
２の入力端子Ｄｉに出力する。
これら第１のメモリＭｌｌ、Ｍ１２にはレートリデュー
サＲＲから分割出力される各データがトリが信号及び予
め設定されているプリトリガ量に従って書き込まれ、書
き込まれたデータはこれら書き込まれたデータから算出
される先頭アドレスに従って複数ｎ個（本実施例では２
個）のセレクタ５Ｌ２１，５Ｌ２２の各入力端子１．２
に読み出される。第１のメモリＭ１１．Ｍ１２のアドレ
スの最上位ビットの各アドレス端子ＡＨにはイクスクル
ーシブオアゲ−１・Ｇ１の出力信号が入力され、各リー
ド端子ＲＤにはコントロール回路ＣＴＬからリード信号
ＲＤＩが入力され、各ライト端子ＷＲにはコントロール
回路ＣＴＬからライト信号ＷＲＩが入力される。第１の
メモリＭｌｌのアドレスの最上位ビット以外のその他の
ビットのアドレス端子ＡにはセレクタＳＬＩ １の出力
信号が入力され、第１のメモリＭ１２のアドレスの最上
位ビット以外のその他のビットのアドレス端子Ａにはセ
レクタ５Ｌ１２の出力信号が入力される。
サＲＲから分割出力される各データがトリが信号及び予
め設定されているプリトリガ量に従って書き込まれ、書
き込まれたデータはこれら書き込まれたデータから算出
される先頭アドレスに従って複数ｎ個（本実施例では２
個）のセレクタ５Ｌ２１，５Ｌ２２の各入力端子１．２
に読み出される。第１のメモリＭ１１．Ｍ１２のアドレ
スの最上位ビットの各アドレス端子ＡＨにはイクスクル
ーシブオアゲ−１・Ｇ１の出力信号が入力され、各リー
ド端子ＲＤにはコントロール回路ＣＴＬからリード信号
ＲＤＩが入力され、各ライト端子ＷＲにはコントロール
回路ＣＴＬからライト信号ＷＲＩが入力される。第１の
メモリＭｌｌのアドレスの最上位ビット以外のその他の
ビットのアドレス端子ＡにはセレクタＳＬＩ １の出力
信号が入力され、第１のメモリＭ１２のアドレスの最上
位ビット以外のその他のビットのアドレス端子Ａにはセ
レクタ５Ｌ１２の出力信号が入力される。
セレクタ５Ｌ２１のセレクト端子Ｓにはコントロール回
路ＣＴＬからＳＴ２信号が入力され、セレクタ５Ｌ２２
のセレクト端Ｔ−８にはインバータＧ２を介してコント
ロール回路ＣＴＬからセレクト信号ＤＳＬが入力される
。
路ＣＴＬからＳＴ２信号が入力され、セレクタ５Ｌ２２
のセレクト端Ｔ−８にはインバータＧ２を介してコント
ロール回路ＣＴＬからセレクト信号ＤＳＬが入力される
。
イクスクルーシブオアゲートＧ１の一方の入力端子には
コントロール回路ＣＴＬからＳＴ２信号が入力され、他
方の入力端子にはコントロール回路ＣＴＬからセレクト
信号Ｗ／Ｒが入力される。
コントロール回路ＣＴＬからＳＴ２信号が入力され、他
方の入力端子にはコントロール回路ＣＴＬからセレクト
信号Ｗ／Ｒが入力される。
セレクタ５Ｌ１１の一方の入力端子１にはカウンタＣＮ
Ｔｌの出力データＷＡが入力されて他方の入力端子２に
はカウンタＣＮＴ２の出力データＲＡＩが入力され、セ
レクタ５Ｌ１２の一方の入力端子１にはカウンタＣＮＴ
１の出力データＷＡが入力されて他方の入力端子２には
カウンタＣＮＴ３の出力データＲＡ２が入力され、これ
らセレクタ５ＬＩＩ、１２のセレクト端子Ｓにはコント
ロール回路ＣＴＬからセレクト信号Ｗ／Ｒが入力される
。
Ｔｌの出力データＷＡが入力されて他方の入力端子２に
はカウンタＣＮＴ２の出力データＲＡＩが入力され、セ
レクタ５Ｌ１２の一方の入力端子１にはカウンタＣＮＴ
１の出力データＷＡが入力されて他方の入力端子２には
カウンタＣＮＴ３の出力データＲＡ２が入力され、これ
らセレクタ５ＬＩＩ、１２のセレクト端子Ｓにはコント
ロール回路ＣＴＬからセレクト信号Ｗ／Ｒが入力される
。
カウンタＣＮＴｌのプリセットデータ端子ＰＤにはコン
トロール回路ＣＴＬからプリセットデータＰ１がプリセ
ットデータＰＷＡとして入力され、カウンタＣＮＴ２の
プリセットデータ端子ＰＤにはコントロール回路ＣＴＬ
からプリセットデータＰ２がプリセットデータＰＲＡＩ
として入力され、カウンタＣＮＴ３のプリセットデータ
端子ＰＤにはコントロール回路ＣＴＬからプリセットデ
ータＰ３がプリセットデータＰＲＡ２として入力され、
これらカウンタＣＮＴｌ〜ＣＮＴ３の各プリセット端子
ＰＲにはコントロール回路ＣＴＬからプリセット信号Ｃ
ＰＲが入力され、各クロック端子にはコントロール回路
ＣＴＬからセレクト信号Ｗ／Ｒが入力される。
トロール回路ＣＴＬからプリセットデータＰ１がプリセ
ットデータＰＷＡとして入力され、カウンタＣＮＴ２の
プリセットデータ端子ＰＤにはコントロール回路ＣＴＬ
からプリセットデータＰ２がプリセットデータＰＲＡＩ
として入力され、カウンタＣＮＴ３のプリセットデータ
端子ＰＤにはコントロール回路ＣＴＬからプリセットデ
ータＰ３がプリセットデータＰＲＡ２として入力され、
これらカウンタＣＮＴｌ〜ＣＮＴ３の各プリセット端子
ＰＲにはコントロール回路ＣＴＬからプリセット信号Ｃ
ＰＲが入力され、各クロック端子にはコントロール回路
ＣＴＬからセレクト信号Ｗ／Ｒが入力される。
セレクタ５Ｌ２１，５Ｌ２２の出力データはそれぞれに
対応した複数ｎ個（本実施例では２個）の第２のメモリ
Ｍ２１．Ｍ２２の各下位アドレス（本実施例では８ビツ
ト）のアドレス端子ＡＬに入力される。
対応した複数ｎ個（本実施例では２個）の第２のメモリ
Ｍ２１．Ｍ２２の各下位アドレス（本実施例では８ビツ
ト）のアドレス端子ＡＬに入力される。
第２のメモリＭ２１．Ｍ２２の各上位アドレス（本実施
例では７ビツト）のアドレス端子ＡＵにはカウンタＣＮ
Ｔ ４の出力データが入力され、各データ端子（本実
施例では１ビツト）ＤｉにはＨ”レベルのデータＶＨが
入力され、各ライト端子ＷＲにはコントロール回路ＣＴ
Ｌからライト信号ＷＲ２が入力される。なお、第１図で
は該第２のメモリＭ２１．Ｍ２２の読み出しおよびクリ
アに関する部分は省略している。
例では７ビツト）のアドレス端子ＡＵにはカウンタＣＮ
Ｔ ４の出力データが入力され、各データ端子（本実
施例では１ビツト）ＤｉにはＨ”レベルのデータＶＨが
入力され、各ライト端子ＷＲにはコントロール回路ＣＴ
Ｌからライト信号ＷＲ２が入力される。なお、第１図で
は該第２のメモリＭ２１．Ｍ２２の読み出しおよびクリ
アに関する部分は省略している。
カウンタＣＮＴ４のプリセットデータ端子ＰＤには外部
からプリセットデータＰＤＷＡが入力される。
からプリセットデータＰＤＷＡが入力される。
コントロール回路ＣＴＬのトリガ信号端子ＴＲＧには外
部からトリガ信号ＴＲＧが入力される。
部からトリガ信号ＴＲＧが入力される。
このように構成された装置のタイミングチャートを第２
図に示す。レートリデューサＲＲは、Ａ／Ｄ変換器ＡＤ
Ｃから入力される（ア）に示すｄＯ，ｄｉ、ｄ２．・・
・のデータ列を（イ）、（つ）に示すような出力端子Ｑ
１から出力されるｄＯ。
図に示す。レートリデューサＲＲは、Ａ／Ｄ変換器ＡＤ
Ｃから入力される（ア）に示すｄＯ，ｄｉ、ｄ２．・・
・のデータ列を（イ）、（つ）に示すような出力端子Ｑ
１から出力されるｄＯ。
ｄ２．・・・と出力端子Ｑ２から出力されるｄｉ、ｄ３
、・・・の２系統のデータ列に変換する。これにより、
時間周期は２倍になり、同一時間上のデータ数も２倍に
なる。なお、本実施例では変換レートを１／２に設定し
ているが、必要に応じて１ ／ ｎ（ｎは正の整数）の
ものを用いることができる。
、・・・の２系統のデータ列に変換する。これにより、
時間周期は２倍になり、同一時間上のデータ数も２倍に
なる。なお、本実施例では変換レートを１／２に設定し
ているが、必要に応じて１ ／ ｎ（ｎは正の整数）の
ものを用いることができる。
該レートリデューサＲＲの出力端子Ｑ１の出力データは
第１のメモリＭｌｌに記憶され、出力端子Ｑ２の出力デ
ータは第１のメモリＭ１２に記憶される。メモリＭｌｌ
、Ｍ１２はコントロール回路ＣＴＬから出力される（オ
）に示すリード信号ＲＤ１及びコントロール回路ＣＴＬ
から出力される（力）に示すライト信号ＷＲＩに従って
データの書き込みと読み出しを交互に行う。ｔｒは読み
出し期間を示し、ｔｗは書き込み期間を示している。
第１のメモリＭｌｌに記憶され、出力端子Ｑ２の出力デ
ータは第１のメモリＭ１２に記憶される。メモリＭｌｌ
、Ｍ１２はコントロール回路ＣＴＬから出力される（オ
）に示すリード信号ＲＤ１及びコントロール回路ＣＴＬ
から出力される（力）に示すライト信号ＷＲＩに従って
データの書き込みと読み出しを交互に行う。ｔｒは読み
出し期間を示し、ｔｗは書き込み期間を示している。
（１）はメモリＭｌｌ、Ｍ１２のアドレス入力Ａを示し
ている。すなわち、メモリＭｌｌ、Ｍ１２の書き込みア
ドレスとしてはカウンタＣＮＴ１の出力データＷＡが入
力され、メモリＭｌｌの読み出しアドレスとしてはカウ
ンタＣＮＴ２の出力データＲＡＩが入力され、メモリＭ
１２の読み出しアドレスとしてはカウンタＣＮＴ３の出
力データＲＡ２が入力される。これらメモリＭｌｌ、Ｍ
１２に入力されるアドレスは、コントロール回路ＣＴＬ
から出力される（キ）に示すセレクト信号Ｗ／Ｒに従っ
て駆動されるセレクタ５ＬＩＩ、５Ｌ１２により切り換
えられる。本実施例における各セレクタ５ＬＩＩ、５Ｌ
１２，５Ｌ２１，５Ｌ２２は、セレクト端子Ｓに入力さ
れるセレクト信号Ｗ／Ｒが“Ｈ”レベルのときには入力
端子１の入力信号を選択出力し、“Ｌ”レベルのときに
は入力端子２の入ノＪ信号を選択出力するものとする。
ている。すなわち、メモリＭｌｌ、Ｍ１２の書き込みア
ドレスとしてはカウンタＣＮＴ１の出力データＷＡが入
力され、メモリＭｌｌの読み出しアドレスとしてはカウ
ンタＣＮＴ２の出力データＲＡＩが入力され、メモリＭ
１２の読み出しアドレスとしてはカウンタＣＮＴ３の出
力データＲＡ２が入力される。これらメモリＭｌｌ、Ｍ
１２に入力されるアドレスは、コントロール回路ＣＴＬ
から出力される（キ）に示すセレクト信号Ｗ／Ｒに従っ
て駆動されるセレクタ５ＬＩＩ、５Ｌ１２により切り換
えられる。本実施例における各セレクタ５ＬＩＩ、５Ｌ
１２，５Ｌ２１，５Ｌ２２は、セレクト端子Ｓに入力さ
れるセレクト信号Ｗ／Ｒが“Ｈ”レベルのときには入力
端子１の入力信号を選択出力し、“Ｌ”レベルのときに
は入力端子２の入ノＪ信号を選択出力するものとする。
（り）はメモリＭｌｌの出力端子ＤＯから出力される出
力データを示し、（ケ）はメモリＭ１２の出力端子ＤＯ
から出力される出力データを示している。これら各メモ
リＭｌｌ、Ｍ１２の出力データは各セレクタ５Ｌ２１，
５Ｌ２２を通って第２のメモリＭ２１．Ｍ２２の各下位
アドレス端１’−ＡＬに入力される。（コ）はカウンタ
ＣＮＴ４からメモリＭ２１．Ｍ２２の上位アドレス端子
ＡＵに入力される上位アドレスデータを示し、（す）は
コントロール回路ＣＴＬからメモリＭ２１．Ｍ２２のラ
イト端子ＷＲに入力されるライト信号を示している。ｔ
ｒ期間において、メモリＭ２１． Ｍ２２には、これら
上位アドレスデータ及び下位アドレスデータによって指
定されるアドレスにＶＨのデータが書き込まれる。（シ
）はコントロール回路ＣＴＬからカウンタＣＮＴ］に出
力されるプリセットデータＰ１を示し、（ス）はコント
ロール回路ＣＴＬからカウンタＣＮＴ２に出力されるプ
リセットデータＰ２を示し、（セ）はコントロール回路
ＣＴＬからカウンタＣＮＴ３に出力されるプリセットデ
ータＰ３を示し、（ソ）はコントロール回路ＣＴＬから
各カウンタＣＮＴｌ〜ＣＮＴ４に出力されるプリセット
信号ＣＰＲを示している。
力データを示し、（ケ）はメモリＭ１２の出力端子ＤＯ
から出力される出力データを示している。これら各メモ
リＭｌｌ、Ｍ１２の出力データは各セレクタ５Ｌ２１，
５Ｌ２２を通って第２のメモリＭ２１．Ｍ２２の各下位
アドレス端１’−ＡＬに入力される。（コ）はカウンタ
ＣＮＴ４からメモリＭ２１．Ｍ２２の上位アドレス端子
ＡＵに入力される上位アドレスデータを示し、（す）は
コントロール回路ＣＴＬからメモリＭ２１．Ｍ２２のラ
イト端子ＷＲに入力されるライト信号を示している。ｔ
ｒ期間において、メモリＭ２１． Ｍ２２には、これら
上位アドレスデータ及び下位アドレスデータによって指
定されるアドレスにＶＨのデータが書き込まれる。（シ
）はコントロール回路ＣＴＬからカウンタＣＮＴ］に出
力されるプリセットデータＰ１を示し、（ス）はコント
ロール回路ＣＴＬからカウンタＣＮＴ２に出力されるプ
リセットデータＰ２を示し、（セ）はコントロール回路
ＣＴＬからカウンタＣＮＴ３に出力されるプリセットデ
ータＰ３を示し、（ソ）はコントロール回路ＣＴＬから
各カウンタＣＮＴｌ〜ＣＮＴ４に出力されるプリセット
信号ＣＰＲを示している。
ここで、前述のように、Ａ／Ｄ変換器ＡＤＣの出力デー
タのビット幅を８ビツト、データ長を２５６ワード、第
２のメモリＭ２１．Ｍ２２のメモリエリアをそれぞれ３
２７６Ｂアドレス×１ビツト、第２のメモリＭ２１．Ｍ
２２のＦ位アドレス入力ＡＬのビット数を８ビット、上
位アドレス入力ＡＵのビット数を７ビツトとすると、第
２のメモリＭ２１．Ｍ２２には、先頭アドレスから２５
６ビツト毎に区切られた番地のそれぞれに測定データに
対応した“Ｈ”レベルのデータＶＨが古き込まれること
になる。なお、これら第２のメモリＭ２１．Ｍ２２への
データ書き込みは交互に行われる。
タのビット幅を８ビツト、データ長を２５６ワード、第
２のメモリＭ２１．Ｍ２２のメモリエリアをそれぞれ３
２７６Ｂアドレス×１ビツト、第２のメモリＭ２１．Ｍ
２２のＦ位アドレス入力ＡＬのビット数を８ビット、上
位アドレス入力ＡＵのビット数を７ビツトとすると、第
２のメモリＭ２１．Ｍ２２には、先頭アドレスから２５
６ビツト毎に区切られた番地のそれぞれに測定データに
対応した“Ｈ”レベルのデータＶＨが古き込まれること
になる。なお、これら第２のメモリＭ２１．Ｍ２２への
データ書き込みは交互に行われる。
このようにして第２のメモリＭ２１．．Ｍ２２に書き込
まれる画面のイメージは、例えば第３図のようになる。
まれる画面のイメージは、例えば第３図のようになる。
第３図から明らかなように、第２のメモリＭ２１．Ｍ２
２では、セレクタ５Ｌ２１゜２２から入力される８ビツ
トのアドレスデータを２５６ビツトにデコードした形に
なっているので、複数の波形データの重ね書きが可能で
ある。
２では、セレクタ５Ｌ２１゜２２から入力される８ビツ
トのアドレスデータを２５６ビツトにデコードした形に
なっているので、複数の波形データの重ね書きが可能で
ある。
一方、第１のメモリＭｌｌ、Ｍ１２の書き込み及び読み
出しの開始及び終了アドレスはコントロール回路ＣＴＬ
が制御する。すな、わち、書き込みアドレスの開始及び
終了は予め設定されているプリトリガ量およびトリガ信
号ＴＲＧの入力により設定する。また、読み出しアドレ
スについては、既に書き込まれたデータに対して先頭ア
ドレスを算出し、そこから読み出すことにする。コント
ロール回路ＣＴＬからイクスクルーシブオアゲートＧ１
の一方の入力端子に出力されるＳＴ２信号のレベルは、
２５６個のデータ（以下このデータ群をサブレコードと
いう）を書き込む毎に“Ｈ”と“Ｌ”に交■に反転する
。イクスクルーシブオアゲートＧ１の他方の入力端子に
はセレクト信号Ｗ／Ｒが入力されるので、第１のメモリ
Ｍｌｌ、Ｍ１２の最上位アドレスは、第１のサブレコー
ドの読み出し時には“１”になって書き込み時には“０
”になり、第２のサブレコードの読み出し時には“０“
になって書き込み時には“１“になり、第３のサブレコ
ードの読み出し時には“１″になって書き込み時には“
０”になり、以下同様に交互に繰り返す。
出しの開始及び終了アドレスはコントロール回路ＣＴＬ
が制御する。すな、わち、書き込みアドレスの開始及び
終了は予め設定されているプリトリガ量およびトリガ信
号ＴＲＧの入力により設定する。また、読み出しアドレ
スについては、既に書き込まれたデータに対して先頭ア
ドレスを算出し、そこから読み出すことにする。コント
ロール回路ＣＴＬからイクスクルーシブオアゲートＧ１
の一方の入力端子に出力されるＳＴ２信号のレベルは、
２５６個のデータ（以下このデータ群をサブレコードと
いう）を書き込む毎に“Ｈ”と“Ｌ”に交■に反転する
。イクスクルーシブオアゲートＧ１の他方の入力端子に
はセレクト信号Ｗ／Ｒが入力されるので、第１のメモリ
Ｍｌｌ、Ｍ１２の最上位アドレスは、第１のサブレコー
ドの読み出し時には“１”になって書き込み時には“０
”になり、第２のサブレコードの読み出し時には“０“
になって書き込み時には“１“になり、第３のサブレコ
ードの読み出し時には“１″になって書き込み時には“
０”になり、以下同様に交互に繰り返す。
これにより、ｔ１期間中のｔｒ期間は現在書き込み中の
サブレコードよりも１期間前のサブレコードデータを読
み出すことになり、書き込みと読み出しを同じレートで
行うことができる。
サブレコードよりも１期間前のサブレコードデータを読
み出すことになり、書き込みと読み出しを同じレートで
行うことができる。
第１のメモリＭｌｌ、Ｍ１．２に書き込まれたサブレコ
ードは、トリガの関係によって先頭データがメモリＭｌ
ｌにある場合とメモリＭ１２にある場合がある。これに
合わせて、コントロール回路ＣＴＬがセレクト信号ＤＳ
Ｌ、プリセットデータＲＡＩおよびＲＡ２の設定を行い
、第２のメモリＭ２１．Ｍ２２に対しては先頭データが
常にＭ２１のＯＯＨからＦＦＨ番地に来るようにする。
ードは、トリガの関係によって先頭データがメモリＭｌ
ｌにある場合とメモリＭ１２にある場合がある。これに
合わせて、コントロール回路ＣＴＬがセレクト信号ＤＳ
Ｌ、プリセットデータＲＡＩおよびＲＡ２の設定を行い
、第２のメモリＭ２１．Ｍ２２に対しては先頭データが
常にＭ２１のＯＯＨからＦＦＨ番地に来るようにする。
このようにして１つのサブレコードデータを書き込んだ
後は、コントロール回路ＣＴＬによるブリセットデータ
ＰＷＡ、ＰＲＡＩおよびＰＲＡ２の再設定及びΔ−１定
開始制御により次のサブレコードのδ−１定に入ること
ができる。
後は、コントロール回路ＣＴＬによるブリセットデータ
ＰＷＡ、ＰＲＡＩおよびＰＲＡ２の再設定及びΔ−１定
開始制御により次のサブレコードのδ−１定に入ること
ができる。
なお、第１図の実施例では、第２のメモリＭ２１、Ｍ２
２を破線で囲まれた枠内の書き込み機能だけで示してい
るが、この部分を２組用意し、ある時間で書き込み期間
と読み出し期間を交互に実行することにより、デジタル
オシロスコープの機能が実現できる。
２を破線で囲まれた枠内の書き込み機能だけで示してい
るが、この部分を２組用意し、ある時間で書き込み期間
と読み出し期間を交互に実行することにより、デジタル
オシロスコープの機能が実現できる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、プリトリ
ガ機能を生かしながら連続波形を取り逃がすことなく波
形を重ね合わせた形態で表示器に表示でき、繰り返し波
形にまれに発生するノイズやレベル変動などの異常現象
の観ｌＩ％１表示に適した波形記憶装置が実現できる。
ガ機能を生かしながら連続波形を取り逃がすことなく波
形を重ね合わせた形態で表示器に表示でき、繰り返し波
形にまれに発生するノイズやレベル変動などの異常現象
の観ｌＩ％１表示に適した波形記憶装置が実現できる。
第１図は本発明の一実施例の構成図、第２図は第１図の
動作を説明するためのタイミングチャート、第３図は第
２のメモリＭ２１．Ｍ２２に書き込まれる画面のイメー
ジの説明図である。 ＡＤＣ・・・Ａ／Ｄ変換器 ＲＲ・・・レートリデューサ Ｍｌｌ、Ｍ１２・・・第１のメモリ Ｍ２１．Ｍ２２・・・第２のメモリ Ｌｌｌ、５Ｌ１２，５Ｌ２１ＳＬ２２・・・セレクタＣ
ＮＴ１〜ＣＮＴ４・・・カウンタ ＣＴＬ・・・コンＩ・ロール回路
動作を説明するためのタイミングチャート、第３図は第
２のメモリＭ２１．Ｍ２２に書き込まれる画面のイメー
ジの説明図である。 ＡＤＣ・・・Ａ／Ｄ変換器 ＲＲ・・・レートリデューサ Ｍｌｌ、Ｍ１２・・・第１のメモリ Ｍ２１．Ｍ２２・・・第２のメモリ Ｌｌｌ、５Ｌ１２，５Ｌ２１ＳＬ２２・・・セレクタＣ
ＮＴ１〜ＣＮＴ４・・・カウンタ ＣＴＬ・・・コンＩ・ロール回路
Claims (1)
- 【特許請求の範囲】 アナログ入力信号をデジタル信号に変換するＡ／Ｄ変換
器と、 該Ａ／Ｄ変換器から出力されるデータを複数ｎ系統のデ
ータに分割して出力するレートリデューサと、 該レートリデューサから分割出力される各データがトリ
ガ信号及び予め設定されているプリトリガ量に従って書
き込まれ、書き込まれたデータから算出される先頭アド
レスに従ってデータが読み出される複数ｎ個の第１のメ
モリと、 これら各第１のメモリから読み出されるデータを入力と
して選択的にいずれかのデータを出力する複数ｎ個のセ
レクタと、 これら各セレクタから出力されるデータをアドレスとし
て、先頭アドレスから所定ビット毎に区切られた番地に
選択的に表示データが書き込まれる複数ｎ個の第２のメ
モリとを設けたことを特徴とする波形記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP925089A JPH02189464A (ja) | 1989-01-18 | 1989-01-18 | 波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP925089A JPH02189464A (ja) | 1989-01-18 | 1989-01-18 | 波形記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189464A true JPH02189464A (ja) | 1990-07-25 |
Family
ID=11715164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP925089A Pending JPH02189464A (ja) | 1989-01-18 | 1989-01-18 | 波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189464A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5554473A (en) * | 1978-05-01 | 1980-04-21 | Tektronix Inc | Multiple wave form memory |
| JPS63298166A (ja) * | 1987-05-29 | 1988-12-05 | Yokogawa Electric Corp | デジタルオシロスコ−プ |
-
1989
- 1989-01-18 JP JP925089A patent/JPH02189464A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5554473A (en) * | 1978-05-01 | 1980-04-21 | Tektronix Inc | Multiple wave form memory |
| JPS63298166A (ja) * | 1987-05-29 | 1988-12-05 | Yokogawa Electric Corp | デジタルオシロスコ−プ |
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