JPH02181947A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02181947A JPH02181947A JP300789A JP300789A JPH02181947A JP H02181947 A JPH02181947 A JP H02181947A JP 300789 A JP300789 A JP 300789A JP 300789 A JP300789 A JP 300789A JP H02181947 A JPH02181947 A JP H02181947A
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- bonding pads
- semiconductor chip
- resistance value
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- Prior art date
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に抵抗値をチェックする
回路を有する半導体装置に関する。
回路を有する半導体装置に関する。
従来の半導体装置は、半導体チップ内にシート抵抗の抵
抗値をチェックする回路パターンが形成されており、半
導体装置の製造工程中にチェックすることで、製造条件
の管理や不良ウェーハの早期除去を行っている。このチ
ェックパターンは、通常半導体チップの活性領域からは
ずれた部分に独立したパターンとして設けられており、
探針にて測定が行われている。
抗値をチェックする回路パターンが形成されており、半
導体装置の製造工程中にチェックすることで、製造条件
の管理や不良ウェーハの早期除去を行っている。このチ
ェックパターンは、通常半導体チップの活性領域からは
ずれた部分に独立したパターンとして設けられており、
探針にて測定が行われている。
上述した従来の半導体装置では、回路パターンによる抵
抗値のチェックはロットから数枚のウェーハを抜取りチ
ェックするもので、製造条件の管理データをとるには良
いが、判定で不合格となった場合、不良の除去が困難に
なるという欠点がある。
抗値のチェックはロットから数枚のウェーハを抜取りチ
ェックするもので、製造条件の管理データをとるには良
いが、判定で不合格となった場合、不良の除去が困難に
なるという欠点がある。
例えば、回路の全電流を測定することで、その抵抗の良
否を判断できる場合ならば、ウェーハ製造の最終工程で
の電気試験で半導体チップ単位に不良を除去できる。し
かし、ＥＣＬＲＡＭのメモリセルの負荷抵抗のように、
スイッチング特性やα線耐性に効いてくる抵抗の場合に
は、負荷抵抗骨だけの電流が測定できないためウェーハ
の電気試験では良否を判断できず、組立後のスイッチン
グ試験やソフトエラー加速評価が必要になる。
否を判断できる場合ならば、ウェーハ製造の最終工程で
の電気試験で半導体チップ単位に不良を除去できる。し
かし、ＥＣＬＲＡＭのメモリセルの負荷抵抗のように、
スイッチング特性やα線耐性に効いてくる抵抗の場合に
は、負荷抵抗骨だけの電流が測定できないためウェーハ
の電気試験では良否を判断できず、組立後のスイッチン
グ試験やソフトエラー加速評価が必要になる。
従って、この種の抵抗の場合には、抜取数やチェックポ
イントを増加し、かつばらつきの分布を充分見込んだき
びしい規格でウェーハ単位の選別を行うことになり、選
別に時間がかかるという欠点がある。
イントを増加し、かつばらつきの分布を充分見込んだき
びしい規格でウェーハ単位の選別を行うことになり、選
別に時間がかかるという欠点がある。
本発明の半導体装置は、半導体チップと、該半導体チッ
プ上に形成した複数の端子と、該端子のうち同電位とな
る少くとも２個の端子間に形成した抵抗値を測定するチ
ェック回路とを有している。
プ上に形成した複数の端子と、該端子のうち同電位とな
る少くとも２個の端子間に形成した抵抗値を測定するチ
ェック回路とを有している。
次に、本発明について図面を参照し説明する。
第１図は本発明の第１の実施例の平面図である。
第１図に示すように、半導体チップ１上にポンディング
パッド２−１〜２−４を形成してあり、ポンディングパ
ッド２−２．２−３の間にチェック用の抵抗Ｒ１，Ｒ２
の２種類を形成した抵抗値のチェック回路３とを含んで
構成される。第１の実施例はＥＣＬメモリの例で、抵抗
Ｒ，が４００Ωの埋込み抵抗、抵抗Ｒ２が４０ ｋΩの
拡散抵抗でポンディングパッド２−２．２’−３にはそ
れぞれ内部セル用最高電位端子と出力トランジスタ用最
高電位端子とを使っている。半導体チップ１の測定時は
、ポンディングパッド２−２．２−３には同一の電圧が
かかっており、チェック回路３の影響はない。抵抗値の
チェック時は、ポンディングパッド２−２．２−３間に
電位差を与え抵抗の測定を行う。
パッド２−１〜２−４を形成してあり、ポンディングパ
ッド２−２．２−３の間にチェック用の抵抗Ｒ１，Ｒ２
の２種類を形成した抵抗値のチェック回路３とを含んで
構成される。第１の実施例はＥＣＬメモリの例で、抵抗
Ｒ，が４００Ωの埋込み抵抗、抵抗Ｒ２が４０ ｋΩの
拡散抵抗でポンディングパッド２−２．２’−３にはそ
れぞれ内部セル用最高電位端子と出力トランジスタ用最
高電位端子とを使っている。半導体チップ１の測定時は
、ポンディングパッド２−２．２−３には同一の電圧が
かかっており、チェック回路３の影響はない。抵抗値の
チェック時は、ポンディングパッド２−２．２−３間に
電位差を与え抵抗の測定を行う。
第２図は第１図のチェック回路の電圧と電流との相関を
示す特性図である。
示す特性図である。
印加する電圧の極性を変化させれば、第２図に示すよう
に、抵抗Ｒ，，Ｒ２の値をそれぞれチェックできる。な
お、ポンディングパッド２−２゜２−３は実使用時には
、パッケージの外で短絡されるので、チェック回路３が
接続されたままで、特性に何らの支障も生じない。
に、抵抗Ｒ，，Ｒ２の値をそれぞれチェックできる。な
お、ポンディングパッド２−２゜２−３は実使用時には
、パッケージの外で短絡されるので、チェック回路３が
接続されたままで、特性に何らの支障も生じない。
第３図は本発明の第２の実施例の平面図である。
第３図に示すように、第２の実施例は、上述した第１図
の第１の実施例と同様にＥＣＬメモリの例で、ＳＢＤ付
きのセルの負荷抵抗Ｒ３のチェック用のチェック回路３
ｓを有している。
の第１の実施例と同様にＥＣＬメモリの例で、ＳＢＤ付
きのセルの負荷抵抗Ｒ３のチェック用のチェック回路３
ｓを有している。
以上説明したように本発明は、新たな測定用パッドを設
けることなく半導体チップ内に抵抗値のチェック回路を
取込むことにより、半導体チップ単位に抵抗値のチェッ
クができるので、組立及び特性評価をしなくてもウェー
八段階で不良品の早期除去ができる効果がある。
けることなく半導体チップ内に抵抗値のチェック回路を
取込むことにより、半導体チップ単位に抵抗値のチェッ
クができるので、組立及び特性評価をしなくてもウェー
八段階で不良品の早期除去ができる効果がある。
〜Ｒ３
・・・抵抗。
Claims (1)
- 半導体チップと、該半導体チップ上に形成した複数の端
子と、該端子のうち同電位となる少くとも２個の端子間
に形成した抵抗値を測定するチェック回路とを有するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP300789A JPH02181947A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP300789A JPH02181947A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181947A true JPH02181947A (ja) | 1990-07-16 |
Family
ID=11545292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP300789A Pending JPH02181947A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181947A (ja) |
-
1989
- 1989-01-09 JP JP300789A patent/JPH02181947A/ja active Pending
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