JPS6182457A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
- Publication number
- JPS6182457A JPS6182457A JP59204888A JP20488884A JPS6182457A JP S6182457 A JPS6182457 A JP S6182457A JP 59204888 A JP59204888 A JP 59204888A JP 20488884 A JP20488884 A JP 20488884A JP S6182457 A JPS6182457 A JP S6182457A
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- JP
- Japan
- Prior art keywords
- pad
- test
- circuit
- power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ダイソートテストの簡略化を図れるように
した０ＭＯ３（相補型ＭＯ８）集積回路装置に関する。
した０ＭＯ３（相補型ＭＯ８）集積回路装置に関する。
（発明の技術的背景とその問題点）
ＣＭＯ８集積回路装置（０ＭＯ８−ＬＳＩ）の製造プロ
セスにおいては、チップの封入前に不良チップを予め除
去するため、ウェハー状態で良／不良を判定するダイソ
ートテストを行なうようにしている。
セスにおいては、チップの封入前に不良チップを予め除
去するため、ウェハー状態で良／不良を判定するダイソ
ートテストを行なうようにしている。
従来、このダイン−トチストは、第３図に示すように、
０ＭＯ３−ＬＳＩチップ１に譚けられた電源パッド２と
ＧＮＤバッド３との間に電源電圧を供給するとともに全
ての入力端子４ｓ 、 ４２ 。
０ＭＯ３−ＬＳＩチップ１に譚けられた電源パッド２と
ＧＮＤバッド３との間に電源電圧を供給するとともに全
ての入力端子４ｓ 、 ４２ 。
・・・、４ｎに所定のテストパターンを与え、全ての出
力端子５１，５２ 、・・・、５■からの応答出力信号
をチェックしてＧｏ／Ｎ０ＧＯを判定する、いわゆるフ
ァンクションテストであった。このため、同図に示すよ
うに、電源パッド２、ＧＮＤバッド３、入力端子４１
、４２ 、・・・、４ｎおよび出力端子５１，５２ 、
・・・、５ｍの全てに検査針６１．６２、・・・、６ｋ
を接触させなくてはならず、各パッドと各検査針との間
の接触の信頼性（再現性）が十分でないために、良品を
不良品と誤判定してしまうことがあった。特に最近、回
路の集積度が増し、ビン数が増えてくると、このような
問題は一層顕著な問題として現れてきた。
力端子５１，５２ 、・・・、５■からの応答出力信号
をチェックしてＧｏ／Ｎ０ＧＯを判定する、いわゆるフ
ァンクションテストであった。このため、同図に示すよ
うに、電源パッド２、ＧＮＤバッド３、入力端子４１
、４２ 、・・・、４ｎおよび出力端子５１，５２ 、
・・・、５ｍの全てに検査針６１．６２、・・・、６ｋ
を接触させなくてはならず、各パッドと各検査針との間
の接触の信頼性（再現性）が十分でないために、良品を
不良品と誤判定してしまうことがあった。特に最近、回
路の集積度が増し、ビン数が増えてくると、このような
問題は一層顕著な問題として現れてきた。
また、上記のようなファンクションテストは、数千〜致
方ステップのテストサイクルを必要とし、テストに時間
がかかるうえ、ファンクションテストを実行するための
ＬＳＩテスタも、現状では数億円と非常に高価であるた
め、これが回路のコストアップにつながるという問題も
あった。
方ステップのテストサイクルを必要とし、テストに時間
がかかるうえ、ファンクションテストを実行するための
ＬＳＩテスタも、現状では数億円と非常に高価であるた
め、これが回路のコストアップにつながるという問題も
あった。
さらには、検査針をプリント基盤に固定したプローブカ
ードも、ピンの数が増えれば増える程高価になるととも
に寿命も低下するので、これによっても回路のコスト上
昇を免れ得なかった。
ードも、ピンの数が増えれば増える程高価になるととも
に寿命も低下するので、これによっても回路のコスト上
昇を免れ得なかった。
本発明は、かかる問題点に鑑みなされたものであり、そ
の目的とするところは、実用上十分な精度で回路の健全
性を素早く判定することができ、しかもピンの数が増加
しても判定の時間、検査針の数等に影響を与えることが
なく、コスト低減化を図れるＣＭＯ８集−積回路装置を
提供することにある。
の目的とするところは、実用上十分な精度で回路の健全
性を素早く判定することができ、しかもピンの数が増加
しても判定の時間、検査針の数等に影響を与えることが
なく、コスト低減化を図れるＣＭＯ８集−積回路装置を
提供することにある。
〔発明の概要〕
本発明は、チップ内部に、電源パッドと、第１および第
２のテストパッドと、前記第１のテストパッドと前記電
源パッドとの間に接続された抵抗性素子と、入力端を前
記電源パッドに接続されかつ出力端を前記第２のパッド
に接続されたゲート回路とを備えたものである。
２のテストパッドと、前記第１のテストパッドと前記電
源パッドとの間に接続された抵抗性素子と、入力端を前
記電源パッドに接続されかつ出力端を前記第２のパッド
に接続されたゲート回路とを備えたものである。
一般に、良品のＣＭＯＳ集積回路装置では、入力端子に
信号が与えられていない状態、すなわち静止時において
は、静止電流が１μ八以下と非常に少ない。これに対し
、内部に欠陥を有する不良品のＣＭＯ８集積回路装置は
、はとんどの場合１７７ＬＡ以上の静止電流を流す。こ
のため、この静止電流を判定すれば、良品と不良品とを
極めて簡単に見分けることができる。なお、通常考えら
れる欠陥、すなわち配線の断線（コンタクト不良を含む
）、配線の短絡（ゲート酸化膜不良を含む）、Ｐ−Ｎ接
合部のリークなどは、いずれも静止電流を流すモードで
ある。
信号が与えられていない状態、すなわち静止時において
は、静止電流が１μ八以下と非常に少ない。これに対し
、内部に欠陥を有する不良品のＣＭＯ８集積回路装置は
、はとんどの場合１７７ＬＡ以上の静止電流を流す。こ
のため、この静止電流を判定すれば、良品と不良品とを
極めて簡単に見分けることができる。なお、通常考えら
れる欠陥、すなわち配線の断線（コンタクト不良を含む
）、配線の短絡（ゲート酸化膜不良を含む）、Ｐ−Ｎ接
合部のリークなどは、いずれも静止電流を流すモードで
ある。
本発明によれば、電源パッドと第１のテストパッドとを
抵抗性素子で接続しているので、ダイソートテストの際
、第１のテストパッドに電源電圧を供給すれば、上記抵
抗性素子を介して電源ラインにＮ源電圧を供給できる。
抵抗性素子で接続しているので、ダイソートテストの際
、第１のテストパッドに電源電圧を供給すれば、上記抵
抗性素子を介して電源ラインにＮ源電圧を供給できる。
この場合、回路が正常であれば、静止電流が微小である
ため抵抗性素子の両端に電圧降下を生じることがなく、
電源パッドの電位は略電源電圧と同電位となる。一方、
回路の一部に欠陥があれば、いずれかの素子が導通また
は短絡し、静止電流が層加するので、抵抗性素子の両端
には大きな電圧降下が生じ、電源パッドの電位は電源電
圧とは異なる電位となる。したがって、この電位の差を
ゲート回路で検出し、第２のパッドを介して外部に出力
するようにすれば、回路の良否を判断することができる
。
ため抵抗性素子の両端に電圧降下を生じることがなく、
電源パッドの電位は略電源電圧と同電位となる。一方、
回路の一部に欠陥があれば、いずれかの素子が導通また
は短絡し、静止電流が層加するので、抵抗性素子の両端
には大きな電圧降下が生じ、電源パッドの電位は電源電
圧とは異なる電位となる。したがって、この電位の差を
ゲート回路で検出し、第２のパッドを介して外部に出力
するようにすれば、回路の良否を判断することができる
。
そして、この場合には、ダイソート時にファンクション
テストを実行せずに、単に静止電流を判定するのみであ
るため、極めて短時間に回路の良否の判定を行なうこと
ができる。また、検査針は、最低第１のテストパッドと
、第２のテストパッドと、ＧＮＤバッドの計３か所に当
てるだけで良く、検査針を当てる場合の再現性も従来に
較べて良好になる。したがって、針当ての再現性の低さ
に起因した誤判定を無くすことができる。
テストを実行せずに、単に静止電流を判定するのみであ
るため、極めて短時間に回路の良否の判定を行なうこと
ができる。また、検査針は、最低第１のテストパッドと
、第２のテストパッドと、ＧＮＤバッドの計３か所に当
てるだけで良く、検査針を当てる場合の再現性も従来に
較べて良好になる。したがって、針当ての再現性の低さ
に起因した誤判定を無くすことができる。
また、本発明によれば、高価なＬＳＩテスタを爪いる必
要がないうえ、プロー７カードも極めて廉価なもので済
むことになる。従って、ＣＭＯ８集積回路装置自体のコ
スト低減に寄与することができる。つまり、たとえば約
２００ビンのＬＳＩをテストする場合、従来は、ＬＳＩ
テスタに数億円、プローブカードに数百万〜数千万円を
要した・が、この発明によれば、電源および電圧計に致
方〜数 ゛十万円、プローブカードに数百〜数千万円を
必要とするのみであり、コスト比で１桁以上の改善が可
能である。
要がないうえ、プロー７カードも極めて廉価なもので済
むことになる。従って、ＣＭＯ８集積回路装置自体のコ
スト低減に寄与することができる。つまり、たとえば約
２００ビンのＬＳＩをテストする場合、従来は、ＬＳＩ
テスタに数億円、プローブカードに数百万〜数千万円を
要した・が、この発明によれば、電源および電圧計に致
方〜数 ゛十万円、プローブカードに数百〜数千万円を
必要とするのみであり、コスト比で１桁以上の改善が可
能である。
なお、静止電流に変化を与えないような回路不良がある
場合には、静止電流のみのチェックでは不良品を良品と
判定してしまうことになるが、このような不良が生ずる
確率は極めて低く、しかも最終出荷検査において不良品
を選別することができるので、実際上大きな問題ではな
い。
場合には、静止電流のみのチェックでは不良品を良品と
判定してしまうことになるが、このような不良が生ずる
確率は極めて低く、しかも最終出荷検査において不良品
を選別することができるので、実際上大きな問題ではな
い。
（発明の実施例〕
以下、図面を参照し、本発明の代表的実施例について説
明する。
明する。
第１図は、本実施例に係る０ＭＯ８−ＬＳ Ｉのチップ
を示す図である。すなわち、このチップ１０は、回路本
体１１、電源パッド１２、ＧＮＤパッド１３および入出
力パッド１４とは別個に、新たに第１のテストパッド１
６と、第２のテストパッド１７と、抵抗１８およびゲー
ト回Ｍ（コンパレータ）１９からなるテスト回路２０と
を内部に備えたものとなっている。抵抗１８は、たとえ
ばポリシリコンなどの細長いラインで１ＭΩ程度の抵抗
値となるように形成されたもので、第１のパッド１６と
電源パッド１２との間に接続されている。ゲート回路１
９は、その入力端を電源パッド１２に接続され、出力端
を第２のテストパッド１７に接続され、かつ一方の電源
端子を第１のテストパッド１６に接続され、他方の電源
端子を接地したものとなっている。なお、電源パッド１
２およびＧＮＤバッド１３は、回路本体１１の図示しな
い電源ラインおよびＧＮＤラインにそれぞれ接続されて
いる。
を示す図である。すなわち、このチップ１０は、回路本
体１１、電源パッド１２、ＧＮＤパッド１３および入出
力パッド１４とは別個に、新たに第１のテストパッド１
６と、第２のテストパッド１７と、抵抗１８およびゲー
ト回Ｍ（コンパレータ）１９からなるテスト回路２０と
を内部に備えたものとなっている。抵抗１８は、たとえ
ばポリシリコンなどの細長いラインで１ＭΩ程度の抵抗
値となるように形成されたもので、第１のパッド１６と
電源パッド１２との間に接続されている。ゲート回路１
９は、その入力端を電源パッド１２に接続され、出力端
を第２のテストパッド１７に接続され、かつ一方の電源
端子を第１のテストパッド１６に接続され、他方の電源
端子を接地したものとなっている。なお、電源パッド１
２およびＧＮＤバッド１３は、回路本体１１の図示しな
い電源ラインおよびＧＮＤラインにそれぞれ接続されて
いる。
次に、このように構成された本実施例に係る０ＭＯ８−
ＬＳ Ｉの良否判定方法について説明する。
ＬＳ Ｉの良否判定方法について説明する。
ダイソートテストにおいては、先ず第１のテストパッド
１６を第１の検査針２２を介して図示しない電源に接続
し、第２のテストパッド１７を第２の検査針２３を介し
て図示しない電圧計に接続し、さらにＧＮＤパッド１３
を第３の検査針２４を介して接地する。そして、他のパ
ッドは開放状態にしておく。
１６を第１の検査針２２を介して図示しない電源に接続
し、第２のテストパッド１７を第２の検査針２３を介し
て図示しない電圧計に接続し、さらにＧＮＤパッド１３
を第３の検査針２４を介して接地する。そして、他のパ
ッドは開放状態にしておく。
このように接続すると、回路本体１１には、抵抗１８お
よび第１のテストバンド１６を介して電源電圧が供給さ
れる。
よび第１のテストバンド１６を介して電源電圧が供給さ
れる。
回路本体１１が正常である場合には、静止電流が微小で
あるため、抵抗１８にはほとんど電流が流れない。した
がって、抵抗１８での電圧降下がないので、ゲート回路
１９の入力端は、略電源電圧レベルとなる。このため、
ゲート回路１９の出力はロウレベルとなり、図示しない
電圧計は、これを検知してＧｏ信号を出力する。
あるため、抵抗１８にはほとんど電流が流れない。した
がって、抵抗１８での電圧降下がないので、ゲート回路
１９の入力端は、略電源電圧レベルとなる。このため、
ゲート回路１９の出力はロウレベルとなり、図示しない
電圧計は、これを検知してＧｏ信号を出力する。
一方、回路本体１１に欠陥がある場合には、いずれかの
素子が導通または短絡状態となることによって静止電流
が増大する。このため、抵抗１８間に大きな電圧降下が
生じ、ゲート回路１９の入力端の電位を低下させる。し
たがって、ゲート回路１９のスレッショルド電圧を検出
したい適当なレベルに設定しておけば、ゲート回路１９
はこれをロジックレベルにまで増幅して第２のテストパ
ッド１７にハイレベル信号を出力する。この結果、図示
しない電圧計はこれを検知してＮ０ＧＯ信号を出力する
。
素子が導通または短絡状態となることによって静止電流
が増大する。このため、抵抗１８間に大きな電圧降下が
生じ、ゲート回路１９の入力端の電位を低下させる。し
たがって、ゲート回路１９のスレッショルド電圧を検出
したい適当なレベルに設定しておけば、ゲート回路１９
はこれをロジックレベルにまで増幅して第２のテストパ
ッド１７にハイレベル信号を出力する。この結果、図示
しない電圧計はこれを検知してＮ０ＧＯ信号を出力する
。
このように、本実施例によれば、極めて簡単な要素をチ
ップ１０中に付加することにより、３つの検査針２２〜
２４で回路本体１１全体の健全性を速やかに判定するこ
とができる。したがって、上記装置は、検査針数が少な
く、しかもＬＳＩテスタを必要としないことにより、ま
た判定を速やかに行えることにより前述したような種々
の効果を奏することができる。
ップ１０中に付加することにより、３つの検査針２２〜
２４で回路本体１１全体の健全性を速やかに判定するこ
とができる。したがって、上記装置は、検査針数が少な
く、しかもＬＳＩテスタを必要としないことにより、ま
た判定を速やかに行えることにより前述したような種々
の効果を奏することができる。
なお、本発明は上述した実施例に限定されるものではな
い。上記実施例では電源パッド１２と第１のテストバン
ド１６との間に抵抗１８を接続するようにしたが、例え
ば第２図に示すようにゲートを接地したトランジスタ３
１をＯＮ状態で使用することにより、抵抗性素子として
用いることもできる。
い。上記実施例では電源パッド１２と第１のテストバン
ド１６との間に抵抗１８を接続するようにしたが、例え
ば第２図に示すようにゲートを接地したトランジスタ３
１をＯＮ状態で使用することにより、抵抗性素子として
用いることもできる。
第１図は本発明の一実施例に係るＣＭＯ８集積回路装置
のチップを示す図、第２図は本発明の他の実施例に係る
ＣＭＯ８集積回路装置のチップを示す因、第３図は従来
のダイソートテストを説明するための図である。 １．１０・・・チップ、２．１２−・・電源パッド、３
，１３・・・ＧＮＤバッド、４１〜４ｎ・・・入力パッ
ド、５１〜５ｍ・・・出力パッド、６１〜５に、２２〜
２４・・・検査針、１１・・・回路本体、１４・・・入
出力パッド、１６・・・第１のテストパッド、１１・・
・第２のテストパッド、１８・・・抵抗、１９・・・ゲ
ート回路、２０・・・テスト回路、３１・・・トランジ
スタ。
のチップを示す図、第２図は本発明の他の実施例に係る
ＣＭＯ８集積回路装置のチップを示す因、第３図は従来
のダイソートテストを説明するための図である。 １．１０・・・チップ、２．１２−・・電源パッド、３
，１３・・・ＧＮＤバッド、４１〜４ｎ・・・入力パッ
ド、５１〜５ｍ・・・出力パッド、６１〜５に、２２〜
２４・・・検査針、１１・・・回路本体、１４・・・入
出力パッド、１６・・・第１のテストパッド、１１・・
・第２のテストパッド、１８・・・抵抗、１９・・・ゲ
ート回路、２０・・・テスト回路、３１・・・トランジ
スタ。
Claims (1)
- 電源パッドと、第１および第２のテストパッドと、前
記第１のテストパッドと前記電源パッドとの間に接続さ
れた抵抗性素子と、入力端を前記電源パッドに接続され
かつ出力端を前記第２のパッドに接続されたゲート回路
とを、チップ内部に備えたことを特徴とするＣＭＯＳ集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204888A JPS6182457A (ja) | 1984-09-29 | 1984-09-29 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204888A JPS6182457A (ja) | 1984-09-29 | 1984-09-29 | Ｃｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182457A true JPS6182457A (ja) | 1986-04-26 |
Family
ID=16498055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204888A Pending JPS6182457A (ja) | 1984-09-29 | 1984-09-29 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182457A (ja) |
-
1984
- 1984-09-29 JP JP59204888A patent/JPS6182457A/ja active Pending
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