JPH02177768A - Clamping circuit - Google Patents
Clamping circuitInfo
- Publication number
- JPH02177768A JPH02177768A JP63331872A JP33187288A JPH02177768A JP H02177768 A JPH02177768 A JP H02177768A JP 63331872 A JP63331872 A JP 63331872A JP 33187288 A JP33187288 A JP 33187288A JP H02177768 A JPH02177768 A JP H02177768A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- transistor
- base
- npn transistor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 238000007599 discharging Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000002131 composite material Substances 0.000 description 4
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
Landscapes
- Picture Signal Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ビデオ信号のペデスタルクランプ等のクラン
プ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a clamp circuit such as a pedestal clamp for video signals.
従来のクランプ回路を第２図に示す。 A conventional clamp circuit is shown in FIG.
図において、１はＮＰＮトランジスタ、５は抵抗器、９
はコンデンサ、１０は電圧源、１１は入力端子、１２は
制御信号入力端子、１４は出力端子、１５．１６は抵抗
器である。In the figure, 1 is an NPN transistor, 5 is a resistor, and 9
10 is a capacitor, 10 is a voltage source, 11 is an input terminal, 12 is a control signal input terminal, 14 is an output terminal, and 15.16 is a resistor.
動作の説明の前に、ペデスタルクランプの説明を、第３
図を用いて行なう、（ａ）は理想的な複合映像信号であ
る。この複合映像信号から、同期分離され、ペデスタル
レベルをクランプするクランプ制御信号を（ｂ）に示す
、（ａ）の複合映像信号の映像信号部分を（Ｃ）に示す
。（ｃ）に示す映像信号は、回路的に一般的な交流結合
回路などを通過すると、低周波部分が欠落することから
図中（ｄ）に示すような映像信号となってしまい、（ｃ
）に示す（イ）、（ロ）、（ハ）の映像信号振幅が、（
ニ）、（ホ）、（へ）の信号振幅へと変化してしまう、
そして、正しい信号を伝えることが出来ない、そこで、
（ａ）の同期信号のすぐ後ろのＴｏ部分を、（ｂ）に示
すクランプ制御信号によって、強制的に一定の直流レベ
ルに固定することにより、元の（ａ）、（Ｃ）の映像信
号が再現出来ることが分る。この様な操作がペデスクル
クランプと言われるものである。Before explaining the operation, I would like to explain the pedestal clamp in the third section.
(a) is an ideal composite video signal. A clamp control signal that is synchronously separated from this composite video signal and clamps the pedestal level is shown in (b), and a video signal portion of the composite video signal in (a) is shown in (C). When the video signal shown in (c) passes through a general AC coupling circuit, the low frequency part is lost, resulting in a video signal as shown in (d) in the figure.
The video signal amplitudes of (a), (b), and (c) shown in ) are (
The signal amplitude changes to d), (e), and (f).
And since it is not possible to convey the correct signal,
By forcibly fixing the To portion immediately after the synchronization signal in (a) to a constant DC level using the clamp control signal shown in (b), the original video signals in (a) and (C) are I know it can be reproduced. This kind of operation is called a pedestal clamp.
第２図の動作は以下の通りである。The operation of FIG. 2 is as follows.
入力端子１１には、第３図（ｄ）の映像信号が入力され
る。そして、制御入力端子１２には、第３図（ｂ）に示
すクランプ制御信号が入力される。（ｂ）のクランプ制
御信号が入力され、“°Ｈ“のとき、ＮＰＮトランジス
タ１は導通し、コンデンサ９は、その容量値と、入力端
子１１に接続される映像信号の信号源インピーダンスと
、ＮＰＮ トランジスタｌのＯＮ抵抗の和によって決ま
る時定数で放電される。この様子を第３図（ｅ）に示す
。図に示すように、信号振幅（ト）、（チ）、 （す）
は、（Ｃ）の（イ）、（ロ）、（ハ）と同じであり、正
しい信号を再生できたことになる。The video signal shown in FIG. 3(d) is input to the input terminal 11. A clamp control signal shown in FIG. 3(b) is input to the control input terminal 12. When the clamp control signal in (b) is input and is "°H", the NPN transistor 1 is conductive, and the capacitor 9 is connected to the capacitance value, the signal source impedance of the video signal connected to the input terminal 11, and the NPN transistor 1. It is discharged with a time constant determined by the sum of ON resistances of transistors l. This situation is shown in FIG. 3(e). As shown in the figure, signal amplitude (g), (ch), (su)
are the same as (a), (b), and (c) in (C), which means that the correct signal could be reproduced.
ただし、第２図の回路構成からも分るように、コンデン
サ９に対して、ＮＰＮトランジスタｌは、放電する機能
はあっても充電する機能が無いことから、コンデンサ９
に対して充電するような場合、すなわち、だんだんに振
幅が増加するような映像信号が入力された場合のために
、抵抗器５が設けられており、コンデンサ９に常時充電
を行なっている。そして、この充電量が、クランプの充
電方向の追従能力となる。However, as can be seen from the circuit configuration in FIG.
A resistor 5 is provided to constantly charge the capacitor 9, in case a video signal whose amplitude gradually increases is input. This amount of charge becomes the tracking ability of the clamp in the charging direction.
全面、真暗の映像信号が入力された場合の出力映像信号
を（ｆ）に示す、（ｂ）のクランプ制御信号により、コ
ンデンサ９が放電され、次のクランプ制御信号が入力さ
れるまでの間コンデンサ９は、抵抗器５によって、徐々
に充電される。この様に充放電を、各走査線ごとに実施
することによって、映像信号に失なわれていた、低周波
成分を再生し、正しい映像信号を再現するものである。(f) shows the output video signal when a completely dark video signal is input. The capacitor 9 is discharged by the clamp control signal in (b), and the capacitor remains inactive until the next clamp control signal is input. 9 is gradually charged by resistor 5. By performing charging and discharging for each scanning line in this manner, the low frequency components that were lost in the video signal are regenerated and a correct video signal is reproduced.
しかし、前述の従来技術では、第３図（ｆ）からも分る
ように、各走査線ごとのサグの発生は原理的に防止する
ことが出来ないため不自然に右側が明るい映像になって
しまう、また、追従性に、充電と放電の方向にアンバラ
ンスが発生し、特に、充電方向の追従性を上げると、前
述のサグが大きくなってしまうという問題点を有する。However, with the above-mentioned conventional technology, as can be seen from FIG. 3(f), the generation of sag in each scanning line cannot be prevented in principle, resulting in an image that is unnaturally bright on the right side. In addition, there is a problem that an imbalance occurs in the followability in the charging and discharging directions, and in particular, when the followability in the charging direction is increased, the above-mentioned sag increases.
そこで、本発明はこのような問題点を解決するもので、
その目的とするところは、サグの発生しない、充放電の
追従性にアンバランスのないクランプ回路を提供すると
ころにある。Therefore, the present invention aims to solve these problems.
The purpose is to provide a clamp circuit that does not cause sag and has unbalanced charge/discharge followability.
［課題を解決するための手段］
本発明のクランプ回路は、第１のＮＰＮトランジスタの
エミッタと、第１のＰＮＰ ！−ランジスクのエミッタ
を接続し、第１のＮＰＮトランジスタのコレクタに、電
圧源を接続し、第１のＰＮＰトランジスタのコレクタを
接地し、第１のＮＰＮトランジスタのベースに、第１の
ダイオードのアノードを接続し、第１のダイオードのカ
ソードに、第２のダイオードのアノードを接続し、第２
のダイオードのカソードを、第１のＰＮＰトランジスタ
のベースに接続し、第１の抵抗器を上記電圧源に接続し
、他端を、第１のＮＰＮトランジスタのベースに接続し
、第２の抵抗器を第１のＰＮＰトランジスタのベースに
接続し、他端を接地し、第３のダイオードのアノードを
、第１のＮＰＮトランジスタのベースに接続し、第４の
ダイオードのカソードを第１のＰＮＰ トランジスタの
ベースに接続し、コンデンサを、第１のＮＰＮ トラン
ジスタのエミッタに接続し、第３のダイオードのカソー
ドに、制御信号を接続し、第４のダイオードのアノード
に反転制御信号を接続したことを特徴とする。[Means for Solving the Problems] A clamp circuit of the present invention includes an emitter of a first NPN transistor, a first PNP ! - connect the emitter of the transistor, connect the voltage source to the collector of the first NPN transistor, ground the collector of the first PNP transistor, and connect the anode of the first diode to the base of the first NPN transistor; and connect the anode of the second diode to the cathode of the first diode, and connect the anode of the second diode to the cathode of the first diode.
The cathode of the diode is connected to the base of the first PNP transistor, the first resistor is connected to the voltage source, the other end is connected to the base of the first NPN transistor, and the second resistor is connected to the base of the first NPN transistor. is connected to the base of the first PNP transistor and its other end is grounded, the anode of the third diode is connected to the base of the first NPN transistor, and the cathode of the fourth diode is connected to the base of the first PNP transistor. the capacitor is connected to the emitter of the first NPN transistor, the control signal is connected to the cathode of the third diode, and the inverted control signal is connected to the anode of the fourth diode. do.
本発明の上記の構成によれば、充電、放電用にＮＰＮ、
ＰＮＰトランジスタを、それぞれ用い、それらをベース
に接続されたダイす−ドによって制御するものである。According to the above configuration of the present invention, NPN for charging and discharging,
PNP transistors are used, and they are controlled by diodes connected to their bases.
〔実 施 例Ｊ
第１図は本発明の実施例におけるクランプ回路図であっ
て１図において、■はＮＰＮトランジスタ、２はＰＮＰ
トランジスタ、３，４．７．８はダイオード、５．６は
抵抗器、９はコンデンサ、１０は電圧源、ｌｌは入力端
子、１２は制御信号入力端子、１３は反転制御信号入力
端子、１４は出力端子である。[Embodiment J Figure 1 is a clamp circuit diagram in an embodiment of the present invention. In Figure 1, ■ is an NPN transistor, and 2 is a PNP transistor.
Transistors, 3, 4, 7.8 are diodes, 5.6 is a resistor, 9 is a capacitor, 10 is a voltage source, 11 is an input terminal, 12 is a control signal input terminal, 13 is an inverted control signal input terminal, 14 is a It is an output terminal.
動作を第４．５図を用いて説明する。The operation will be explained using FIG. 4.5.
第４図において、（ａ）は複合映像信号。In FIG. 4, (a) is a composite video signal.
（ｂ）はクランプ制御信号、（ｃ）は反転クランプ制御
信号である。（ｄ）は低周波成分が欠落した映像信号で
ある。(b) is a clamp control signal, and (c) is an inverted clamp control signal. (d) is a video signal in which low frequency components are missing.
第４図に示す（ｂ）の信号を、第１図の制御信号入力端
子１２に入力し、第４図に示す（ｃ）の信号を、第１図
の反転制御信号入力端子１３に入力する。すると、制御
入力端子１２の入力が”Ｈ”で、反転制御信号入力端子
１３がＬ”である第４図ＴＯの期間においては、ダイオ
ード７．８はともに逆バイアスされていることから、ダ
イオード７．８は無いのと同じになり、第１図は、第５
図と等価となり、良く知られた５ＥＰＰ回路となる。そ
して、出力端子５の電圧は、抵抗器５と６で電圧源１を
分圧した電圧となる。そして、５ＥＰＰ回路の出力イン
ピーダンスは低いことからこの期間に、コンデンサ９は
急速に充放電される。この様子を第４図（ｅ）に示す。The signal (b) shown in FIG. 4 is input to the control signal input terminal 12 in FIG. 1, and the signal (c) shown in FIG. 4 is input to the inverted control signal input terminal 13 in FIG. . Then, during the period shown in FIG. 4 TO when the input of the control input terminal 12 is "H" and the inverted control signal input terminal 13 is "L", the diodes 7 and 8 are both reverse biased, so the diode 7 .8 is the same as not having it, and Figure 1 is the 5th
It becomes equivalent to the figure and becomes a well-known 5EPP circuit. The voltage at the output terminal 5 is a voltage obtained by dividing the voltage source 1 by the resistors 5 and 6. Since the output impedance of the 5EPP circuit is low, the capacitor 9 is rapidly charged and discharged during this period. This situation is shown in FIG. 4(e).
図の場合、コンデンサ９を放電する信号を示しているが
、充電する信号の場合も同様になり、放電する場合には
、コンデンサ９の電荷は、ＰＮＰトランジスタ２を経由
して、グランドへと流れる。また、コンデンサ９に充電
する場合には、電圧源１０から、ＮＰＮトランジスタｌ
を経由して、コンデンサ９に電荷が充電される。In the case of the figure, a signal to discharge the capacitor 9 is shown, but the same applies to a signal to charge the capacitor 9. In the case of discharging, the charge in the capacitor 9 flows to the ground via the PNP transistor 2. . In addition, when charging the capacitor 9, an NPN transistor l is supplied from the voltage source 10.
The capacitor 9 is charged with electric charge via the .
次に、全面、真暗の映像信号が入力された場合の出力映
像信号を（ｆ）に示す、第１図において、ＮＰＮトラン
ジスタｌとＰＮＰトランジスタ２は、第４図のＴｏ以外
の期間においては、ＮＰＮトランジスタ１のベースは、
グランドから、ダイオードの順方向電圧だけ上ったとこ
ろにあり。Next, the output video signal when a completely dark video signal is input is shown in (f). In FIG. 1, the NPN transistor 1 and the PNP transistor 2 have The base of NPN transistor 1 is
It is located above ground by the forward voltage of the diode.
また、ＰＮＰ トランジスタ２のベースは、“Ｈ”の電
圧から、ダイオードの順方向電圧だけ下ったところにあ
ることから、ＮＰＮトランジスタｌも、ＰＮＰトランジ
スタ２もともに、カットオフしており、コンデンサ９へ
充放電は行なわれない、よって、電圧的には、まったく
変化のない（ｆ）に示すような映像信号出力が得られる
。In addition, since the base of PNP transistor 2 is located at a point lower than the "H" voltage by the forward voltage of the diode, both NPN transistor 1 and PNP transistor 2 are cut off, and the voltage is applied to capacitor 9. Charging and discharging are not performed, so a video signal output as shown in (f) with no change in voltage is obtained.
〔発明の効果］
以上述べたように、発明によれば、クランプの為の充放
電の操作を、クランプをしたい期間のみに限定すること
によって、サグの発生をなくし、また、充電と放電のア
ンバランスは対称性のある回路構成にすることにより、
アンバランスの発生を無＜シ、上側下側への追従性を同
じレベルにし、より自然な映像信号を再生出来るという
効果を有する。[Effects of the Invention] As described above, according to the invention, by limiting the charging/discharging operation for clamping only to the period during which clamping is desired, the occurrence of sag can be eliminated, and the unification of charging and discharging can be prevented. Balance is achieved by creating a symmetrical circuit configuration.
This has the effect of eliminating the occurrence of unbalance, keeping the followability to the upper and lower sides at the same level, and reproducing a more natural video signal.
第１図は本発明のクランプ回路の一実施例を示す回路図
。
第２図は従来のクランプ回路の回路図。
第３図は従来のクランプ回路の動作を示す信号タイミン
グ図。
第４図は本発明のクランプ回路の動作を示す信号タイミ
ング図。
第５図は本発明のクランプ回路の等価回路図。
ｌ・・・・・・・・ＮＰＮ）−ランジスタ２・・・・・
・・・ＰＮＰトランジスタ３．４．７．８・・ダイオー
ド
以上
第
図
第８図
第２図
第
グ
図FIG. 1 is a circuit diagram showing an embodiment of the clamp circuit of the present invention. Figure 2 is a circuit diagram of a conventional clamp circuit. FIG. 3 is a signal timing diagram showing the operation of a conventional clamp circuit. FIG. 4 is a signal timing diagram showing the operation of the clamp circuit of the present invention. FIG. 5 is an equivalent circuit diagram of the clamp circuit of the present invention. l......NPN)-ransistor 2...
...PNP transistor 3.4.7.8...Diode or more Figure 8 Figure 2 Figure 3
Claims (1)
ＰＮＰトランジスタのエミッタを接続し、第１のＮＰＮ
トランジスタのコレクタに、電圧源を接続し、第１のＰ
ＮＰトランジスタのコレクタを接地し、第１のＮＰＮト
ランジスタのベースに、第１のダイオードのアノードを
接続し、第１のダイオードのカソードに、第２のダイオ
ードのアノードを接続し、第２のダイオードのカソード
を、第１のＰＮＰトランジスタのベースに接続し、第１
の抵抗器を上記電圧源に接続し、他端を、第１のＮＰＮ
トランジスタのベースに接続し、第２の抵抗器を第１の
ＰＮＰトランジスタのベースに接続し、他端を接地し、
第３のダイオードのアノードを、第１のＮＰＮトランジ
スタのベースに接続し、第４のダイオードのカソードを
第１のＰＮＰトランジスタのベースに接続し、コンデン
サを、第１のＮＰＮトランジスタのエミッタに接続し、
第３のダイオードのカソードに、制御信号を接続し、第
４のダイオードのアノードに反転制御信号を接続したこ
とを特徴とするクランプ回路。(1) Connect the emitter of the first NPN transistor and the emitter of the first PNP transistor, and
A voltage source is connected to the collector of the transistor, and the first P
The collector of the NP transistor is grounded, the anode of the first diode is connected to the base of the first NPN transistor, the anode of the second diode is connected to the cathode of the first diode, and the anode of the second diode is connected to the base of the first NPN transistor. the cathode is connected to the base of the first PNP transistor;
A resistor is connected to the voltage source, and the other end is connected to the first NPN resistor.
a second resistor connected to the base of the transistor, a second resistor connected to the base of the first PNP transistor, and the other end grounded;
The anode of the third diode is connected to the base of the first NPN transistor, the cathode of the fourth diode is connected to the base of the first PNP transistor, and the capacitor is connected to the emitter of the first NPN transistor. ,
A clamp circuit characterized in that a control signal is connected to the cathode of the third diode, and an inverted control signal is connected to the anode of the fourth diode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331872A JPH02177768A (en) | 1988-12-28 | 1988-12-28 | Clamping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331872A JPH02177768A (en) | 1988-12-28 | 1988-12-28 | Clamping circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177768A true JPH02177768A (en) | 1990-07-10 |
Family
ID=18248585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331872A Pending JPH02177768A (en) | 1988-12-28 | 1988-12-28 | Clamping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177768A (en) |
-
1988
- 1988-12-28 JP JP63331872A patent/JPH02177768A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02177768A (en) | Clamping circuit | |
| JPS6359197B2 (en) | ||
| US6008864A (en) | Composite video signal backporch soft-clamp system using servo loop | |
| JP2573644B2 (en) | Video signal switching device | |
| JPH0139014Y2 (en) | ||
| JP2572758B2 (en) | DC regeneration circuit | |
| JPS61177019A (en) | Pulse stretch circuit | |
| KR930003565B1 (en) | Synchronizing signal separator circuit | |
| JPH0223089B2 (en) | ||
| JPH01317088A (en) | Video signal processor | |
| GB2131257A (en) | Switching network with suppressed switching transients | |
| JP2553676B2 (en) | Clamp circuit | |
| JPH0424654Y2 (en) | ||
| JPH03154479A (en) | Clamp circuit | |
| JPS62296606A (en) | Combination circuit comprising dc recovery circuit and am modulation circuit | |
| JP2665190B2 (en) | Pilot signal removal circuit | |
| JPH039418Y2 (en) | ||
| JPH0419880Y2 (en) | ||
| JPH07240632A (en) | Muting circuit | |
| JPH0453147B2 (en) | ||
| JPS61181277A (en) | Clamp circuit | |
| JPH0419881Y2 (en) | ||
| JPS6267969A (en) | Clamp circuit | |
| JPH02304371A (en) | Peak hold circuit | |
| JPH0275209A (en) | Driving circuit |