JPH02177543A - Manufacture of thin film transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えば液晶テレビの液晶表示装置等にスイッ
チング素子として使用される薄膜トランジスタの製造方
法に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method for manufacturing a thin film transistor used as a switching element in, for example, a liquid crystal display device of a liquid crystal television.
近年、液晶テレビ等に使用される液晶表示装置としては
、高コントラスト及び高時分割駆動が要求されるために
、アクティブマトリクス型を用いることが提案されてい
る。このアクティブマトリクス型の液晶表示装置は、画
素となる透明電極及びこの透明電極に接続されたスイッ
チング素子をマトリクス状に複数配列した基板と、この
基板に配列された複数の透明電極に対向する他方の透明
電極を設けた対向基板と、これらの基板間に封入された
液晶とを備えている。そして、上記のスイッチング素子
として、薄膜トランジスタを用いることが提案されてい
る。In recent years, since high contrast and high time-division driving are required for liquid crystal display devices used in liquid crystal televisions and the like, it has been proposed to use an active matrix type. This active matrix type liquid crystal display device includes a substrate in which a plurality of transparent electrodes serving as pixels and switching elements connected to the transparent electrodes are arranged in a matrix, and another substrate that faces the plurality of transparent electrodes arranged on this substrate. It includes a counter substrate provided with a transparent electrode and a liquid crystal sealed between these substrates. It has been proposed to use a thin film transistor as the switching element.
従来、上述したような薄膜トランジスタは、例えば第２
図のようにして製造されている。なお、同図には、逆ス
タガ型の薄膜トランジスタの製造工程を示す。Conventionally, the above-mentioned thin film transistor has, for example, a second
It is manufactured as shown in the figure. Note that this figure shows the manufacturing process of an inverted staggered thin film transistor.
まず、第２図（ａ）に示すように、絶縁性基板ｌの上面
に、ゲート電極となるＣｒ（クロム）等の金属材料を堆
積した後、これをパターニングすることによりゲート電
極２を形成する。続いて、その上をゲート絶縁膜３で覆
い、その上の全面にａ −５ｉ（アモルファスシリコン
）からなるａ−Ｓｉ半導体層４及びブロッキング層とな
る絶縁膜を順次堆積した後、上記絶縁膜をパターニング
することによりブロッキング層５を形成する。First, as shown in FIG. 2(a), a metal material such as Cr (chromium), which will become a gate electrode, is deposited on the upper surface of an insulating substrate l, and then this is patterned to form a gate electrode 2. . Subsequently, it is covered with a gate insulating film 3, and an a-Si semiconductor layer 4 made of a-5i (amorphous silicon) and an insulating film serving as a blocking layer are sequentially deposited on the entire surface of the gate insulating film 3, and then the above insulating film is deposited. Blocking layer 5 is formed by patterning.
次に、第２図ｂ）に示すように、上記ａ−３ｉ半導体層
４をパターニゲして、ゲート電極２の上方及びその近傍
にのみデバイスエリアとして残置させる。Next, as shown in FIG. 2b), the a-3i semiconductor layer 4 is patterned to remain only above and in the vicinity of the gate electrode 2 as a device area.
最後に、第２図（Ｃ）に示すように、上記ブロッキング
層５及びａ−３ｉ半導体層４上を含む全面に、オーミッ
クコンタクト用のｎ”−ａ−３ｉ層６と、ソース及びド
レイン電極となる金属材料とを順次堆積した後、これら
を−括にパターニングすることによりソース電極７及び
ドレイン電極８を形成する。なお、ブロッキング層５は
、上記金属材料の堆積の際にａ−３ｉ半導体層４への損
傷を防止すると共に、その後のパターニングの際に施さ
れるエツチングがａ−３ｔ半導体層４へ及ばないように
する働きをする。Finally, as shown in FIG. 2(C), an n''-a-3i layer 6 for ohmic contact and source and drain electrodes are formed on the entire surface including the blocking layer 5 and the a-3i semiconductor layer 4. After sequentially depositing metal materials, the source electrode 7 and the drain electrode 8 are formed by patterning these metal materials in sequence.The blocking layer 5 is formed by depositing the a-3i semiconductor layer during the deposition of the metal materials. This serves to prevent damage to the a-3t semiconductor layer 4 and to prevent etching performed during subsequent patterning from reaching the a-3t semiconductor layer 4.
上述した従来の薄膜トランジスタの製造方法では、パタ
ーニングの際に使用するマスクの数が全部で４枚にもな
る。すなわち、第２図（ａ）に示したゲート電極２とブ
ロッキング層５のパターニングにそれぞれ１枚、第２図
（ロ）に示したａ−３ｉ半導体層４のパターニングに１
枚、そして第２図（Ｃ）に示したソース及びドレイン電
極７．８のパターニングに１枚が必要であり、全部で４
枚のマスクが必要になる。In the conventional thin film transistor manufacturing method described above, a total of four masks are used during patterning. That is, one layer each was used for patterning the gate electrode 2 and blocking layer 5 shown in FIG. 2(a), and one layer was used for patterning the a-3i semiconductor layer 4 shown in FIG. 2(b).
One sheet is required for patterning the source and drain electrodes 7.8 shown in FIG. 2(C), for a total of four sheets.
You will need multiple masks.
このようにマスクの枚数が多いと、全体の製造工程が長
くなり、歩留りの低下にもつながるという問題点がある
。If the number of masks is large as described above, there is a problem in that the entire manufacturing process becomes longer, leading to a decrease in yield.
本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、マスクの枚数を低減することのできる
薄膜トランジスタの製造方法を捉供することにある。The present invention has been made in view of the above-mentioned conventional problems, and an object thereof is to provide a method for manufacturing a thin film transistor that can reduce the number of masks.
本発明は、上記目的を達成するため、半導体層のパター
ニングを、この半導体層上にブロッキング層があること
を利用して、ソース及びドレイン電極のパターニングと
共に一括に行うようにすることにより、従来における半
導体層のパターニングに使用していたマスクを不要とし
たことを特徴とする。In order to achieve the above object, the present invention utilizes the fact that there is a blocking layer on the semiconductor layer to perform patterning of the semiconductor layer together with patterning of the source and drain electrodes. The feature is that the mask used for patterning the semiconductor layer is not required.
以下、本発明の実施例について、図面を参照しながら説
明する。Embodiments of the present invention will be described below with reference to the drawings.
第１図は、本発明の一実施例を示す製造工程図である。FIG. 1 is a manufacturing process diagram showing an embodiment of the present invention.
ここには、第２図と同様に、逆スタガ型の薄膜トタンジ
スタの製造工程を示す。Here, similar to FIG. 2, the manufacturing process of an inverted staggered thin film transistor is shown.
本実施例では、まず第１図（ａ）に示すように、例えば
ガラスや石英等の絶縁性基板ｌの上面に、ゲート電極と
なるＣｒ（クロム）等の金属材料をスパッタリングや真
空蒸着等により堆積した後、これをフォトリソグラフィ
法を用いてパターニングすることによりゲート電極２を
形成する。次に、ゲート電極２上を含む全面に５ｉＮ（
窒化シリコン）等のゲート絶縁膜３をプラズマＣＶＤ法
等により堆積させ、続いて、同様にプラズマＣＶＤ法等
により、ａ−３ｉ半導体層４と、ブロッキング層となる
ＳｉＮ等の絶縁膜とを順次堆積させる。In this example, first, as shown in FIG. 1(a), a metal material such as Cr (chromium), which will become a gate electrode, is deposited on the top surface of an insulating substrate l made of glass, quartz, etc. by sputtering, vacuum evaporation, etc. After depositing, the gate electrode 2 is formed by patterning this using photolithography. Next, 5iN (
A gate insulating film 3 such as silicon nitride (silicon nitride) is deposited by a plasma CVD method or the like, and then an a-3i semiconductor layer 4 and an insulating film such as SiN to become a blocking layer are sequentially deposited by a plasma CVD method or the like. let
その後、上記の絶縁膜をフォトリソグラフィ法を用いて
パターニングすることにより、ブロッキング層５を形成
する。ここまでの工程は、第２図（ａ）に示した従来の
工程と同じである。Thereafter, the blocking layer 5 is formed by patterning the above insulating film using a photolithography method. The steps up to this point are the same as the conventional steps shown in FIG. 2(a).
次に、上記ブロッキング層５上を含むａ−、Ｓｉ半導体
層４上の全面にオーミックコンタクト用のｎ”−ａ−３
ｉ層６をプラズマＣＶＤ法等により堆積し、続いてその
上に、ソース及びドレイン電極となるＣｒ等の金属材料
をスパッタリングや真空莫着等により堆積する。その後
、ソース及びドレイン電極形成用のマスクを使用してフ
ォトリソグラフィ法により上記の金属材料、ｎ” −ａ
−３ｉ層６、及びその下のａ−３ｉ半導体層４を一括に
パターニングすることにより、ａ−３ｉ半導体層４のデ
バイスエリアを形成すると共に、その上のブロッキング
層５からａ−３ｉ半導体Ｎ４上へかけてソース電極７及
びドレイン電極８を形成する。Next, an n''-a-3 for ohmic contact is made on the entire surface of the Si semiconductor layer 4, including the top of the blocking layer 5.
The i-layer 6 is deposited by plasma CVD or the like, and then a metal material such as Cr, which will become the source and drain electrodes, is deposited thereon by sputtering, vacuum deposition, or the like. Thereafter, using a mask for forming source and drain electrodes, the above metal material, n''-a
By collectively patterning the -3i layer 6 and the a-3i semiconductor layer 4 below it, a device area of the a-3i semiconductor layer 4 is formed, and from the blocking layer 5 thereon, the a-3i semiconductor layer 4 is formed. A source electrode 7 and a drain electrode 8 are formed thereon.
この際のパターニングは例えばドライエツチングにより
行い、その際に使用するガスとしては、ａ−３ｉ半導体
層４に対してエツチング速度が速く、かつブロッキング
層（この場合は５ｉＮＪ！り５に対してエツチング速度
が遅くなるようなガス、例えばＣＣ１ａ （四塩化炭
素）ガス等を選ぶ。これにより、３つの層（ソース及び
ドレイン電極用の金属材料層、ｎ・−ａ−３ｉ層６、及
びａ−３ｉ半導体層４）を上記のように一度にエツチン
グしていった場合、まずソース及びドレイン電極７．８
がパターニングされ、続いて、その下のａ−３ｉ半導体
層４は、電極７．８間ではブロッキングＪｉ５の存在に
よりエツチングがなされず、一方、電極７．８の外側の
領域はエツチングにより除去される。The patterning at this time is performed, for example, by dry etching, and the gas used at this time is one that has a high etching rate for the a-3i semiconductor layer 4 and a one that has a high etching rate for the blocking layer (in this case, 5iNJ! Select a gas such as CC1a (carbon tetrachloride) gas that slows down the process.This allows the formation of three layers (metal material layer for source and drain electrodes, n-a-3i layer 6, and a-3i semiconductor layer 6). When layer 4) is etched all at once as described above, the source and drain electrodes 7.8 are etched first.
is patterned, and subsequently the underlying a-3i semiconductor layer 4 is not etched between the electrodes 7.8 due to the presence of the blocking Ji5, while the region outside the electrodes 7.8 is etched away. .
以上に述べたように、本実施例では、ａ−３ｉ半導体層
４のパターニングとソース及びドレイン電極７．８のパ
ターニングとを一括に行うようにしたので、パターニン
グの際に使用するマスクを３枚に低減することができる
。すなわち、第１図（ａ）に示したゲート電極ｌとブロ
ッキング層５のパターニングにそれぞれ１枚使用し、第
１図（Ｃ）に示したａ−３ｉ半導体層４並びにソース及
びドレイン電極７．８のパターニングに１枚使用するだ
けでよく、全部で３枚のマスクで済み、従って、第２図
に示した従来の工程よりもマスクの枚数を１枚減らすこ
とができる。このようにマスクの枚数を１枚減らしただ
けでも、全体の製造工程を大きく短縮でき、それに伴っ
て歩留りを向上させることができる。As described above, in this example, the patterning of the a-3i semiconductor layer 4 and the patterning of the source and drain electrodes 7.8 are performed at once, so three masks are used for patterning. can be reduced to That is, one sheet each is used for patterning the gate electrode l and blocking layer 5 shown in FIG. 1(a), and one sheet is used for patterning the a-3i semiconductor layer 4 and the source and drain electrodes 7. It is only necessary to use one mask for patterning, and a total of three masks are required. Therefore, the number of masks can be reduced by one compared to the conventional process shown in FIG. Even if the number of masks is reduced by just one in this way, the overall manufacturing process can be greatly shortened, and the yield can be improved accordingly.
なお、上記の実施例では逆スタガ型の場合を示したが、
本発明はこれに限らず、例えばコプラナ型の薄膜トラン
ジスタにも適用できる。コプラナ型は、ａ−３ｉ半導体
層上にソース及びドレイン電極が形成され、その上にゲ
ート絶縁膜を介してゲート電極が形成されたものである
。このようなコプラナ型にも、逆スタガ型と同様にａ−
３ｉ半導体層上にブロッキング層を形成すれば、その後
の工程でａ−３ｉ半導体層が損傷を受けるのを防止する
ことができる。よって、このようなブロッキング層の形
成工程を含むコブラナ型薄膜トランジスタの製造工程に
本発明を適用した場合にも、従来よりマスク枚数を１枚
減らすことができる。In addition, although the above example shows the case of an inverted staggered type,
The present invention is not limited to this, but can also be applied to, for example, a coplanar thin film transistor. In the coplanar type, source and drain electrodes are formed on an a-3i semiconductor layer, and a gate electrode is formed thereon with a gate insulating film interposed therebetween. Similar to the inverted staggered type, this coplanar type also has a-
Forming a blocking layer on the 3i semiconductor layer can prevent the a-3i semiconductor layer from being damaged in subsequent processes. Therefore, even when the present invention is applied to the manufacturing process of a Cobrana type thin film transistor including the process of forming such a blocking layer, the number of masks can be reduced by one compared to the conventional method.
すなわち、コプラナ型の場合は、まず絶縁性基板上にａ
−３ｉ半導体層と、ブロッキング層となる絶縁膜を順次
堆積した後、上記絶縁膜をパターニングしてブロッキン
グ層を形成する。そして、その上からｎ”−ａ−３ｉ層
とソース及びドレイン電極材料を順次堆積させた後、第
１図伽）に示したと同様にしてａ−Ｓｉ半導体層まで一
括にパターニングすることにより、ソース及びドレイン
電極とデバイスエリアとを同時に形成する。その後、そ
の上からゲート絶縁膜を堆積し、続いてゲート電極材料
を堆積した後、これをパターニングしてゲート電極を形
成する。このような工程においても、従来には４枚のマ
スクが必要だったものを、１枚減らして、３枚のマスク
で済ますことができる。In other words, in the case of a coplanar type, first a
After a -3i semiconductor layer and an insulating film serving as a blocking layer are sequentially deposited, the insulating film is patterned to form a blocking layer. Then, after sequentially depositing the n''-a-3i layer and source and drain electrode materials from above, patterning is performed all at once up to the a-Si semiconductor layer in the same manner as shown in Figure 1(a). and a drain electrode and a device area are simultaneously formed.After that, a gate insulating film is deposited thereon, and then a gate electrode material is deposited, and then this is patterned to form a gate electrode.In such a process, In addition, instead of the four masks that were required in the past, it is now possible to reduce the number of masks by one to three.
また、上記の各実施例では半導体層としてａ −３ｉを
用いたが、半導体薄膜としての特性が良好なものであれ
ば、その他の半導体材料を用いてもよいことは勿論であ
る。Further, in each of the above embodiments, a-3i was used as the semiconductor layer, but it goes without saying that other semiconductor materials may be used as long as they have good properties as a semiconductor thin film.
更に、ブロッキング層としても、上述したようなＳｉＮ
膜に限らず、エツチング時に選択比の得られる絶縁膜で
あれば、各種のものを使用できる。Furthermore, as a blocking layer, SiN as described above can be used.
In addition to the film, various types of insulating films can be used as long as they can provide a selectivity during etching.
以上説明したように、本発明によれば、半導体層上のブ
ロッキング層を利用して、半導体層のパターニングとソ
ース及びドレイン電極のパターニングとを一括に行うよ
うにしたので、従来における半導体層のみのパターニン
グを不要にして、全体のマスク枚数を低減することがで
きる。これに伴い、全体の製造工程を大きく短縮でき、
歩留りの向上を図ることができる。As explained above, according to the present invention, the blocking layer on the semiconductor layer is used to perform patterning of the semiconductor layer and patterning of the source and drain electrodes at the same time. Patterning is not required and the total number of masks can be reduced. Along with this, the entire manufacturing process can be greatly shortened,
Yield can be improved.
第１図は本発明の薄膜トランジスタの製造方法の一実施
例を示す製造工程図、
第２図は従来の薄膜トランジスタの製造方法の一例を示
す製造工程図である。
１・・・絶縁性基板、
２・・・ゲート電極、
３・・・ゲート絶縁膜、
４・・・ａ−３Ｓ半導体層、
５・・・ブロッキング層、
６・・・ｎ” −ａ−３ｉ層、
７・・・ソース電極、
８・・・ドレイン電極。
（ａ）FIG. 1 is a manufacturing process diagram showing an example of the method for manufacturing a thin film transistor of the present invention, and FIG. 2 is a manufacturing process diagram showing an example of a conventional method for manufacturing a thin film transistor. DESCRIPTION OF SYMBOLS 1... Insulating substrate, 2... Gate electrode, 3... Gate insulating film, 4... A-3S semiconductor layer, 5... Blocking layer, 6... n''-a-3i Layer, 7... Source electrode, 8... Drain electrode. (a)
Claims (2)
程と、ゲート絶縁膜を介してこのゲート絶縁膜上の前記
ゲート電極に対向する位置に半導体層及びブロッキング
層を形成し、該ブロッキング層をパターニングする工程
と、このパターニングされたブロッキング層上を含む前
記半導体層上に金属膜を形成し、該金属膜及び前記半導
体層を一括にパターニングし、前記金属膜をソース及び
ドレイン電極とする工程とを備えたことを特徴とする薄
膜トランジスタの製造方法。(1) Patterning a gate electrode on an insulating substrate, forming a semiconductor layer and a blocking layer on the gate insulating film at a position facing the gate electrode via a gate insulating film, and patterning the blocking layer. and a step of forming a metal film on the semiconductor layer including the patterned blocking layer, patterning the metal film and the semiconductor layer at once, and using the metal film as source and drain electrodes. A method for manufacturing a thin film transistor, characterized by comprising:
ブロッキング層を形成し、このブロッキング層をパター
ニングする工程と、このパターニングされたブロッキン
グ層上を含む前記半導体層上に金属膜を形成し、該金属
膜及び前記半導体層を一括にパターニングし、前記金属
膜をソース及びドレイン電極とする工程と、このソース
及びドレイン電極上にゲート絶縁膜を形成し、このゲー
ト絶縁膜上の前記半導体層と対向する位置にゲート電極
をパターニングする工程とを備えたことを特徴とする薄
膜トランジスタの製造方法。(2) forming a semiconductor on an insulating substrate, forming a blocking layer on the semiconductor layer, patterning this blocking layer, and forming a metal film on the semiconductor layer including the patterned blocking layer; forming a gate insulating film on the source and drain electrodes, patterning the metal film and the semiconductor layer at once, and using the metal film as source and drain electrodes; forming a gate insulating film on the source and drain electrodes; 1. A method for manufacturing a thin film transistor, comprising the step of patterning a gate electrode at a position facing a semiconductor layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333823A JPH02177543A (en) | 1988-12-28 | 1988-12-28 | Manufacture of thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333823A JPH02177543A (en) | 1988-12-28 | 1988-12-28 | Manufacture of thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177543A true JPH02177543A (en) | 1990-07-10 |
Family
ID=18270346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333823A Pending JPH02177543A (en) | 1988-12-28 | 1988-12-28 | Manufacture of thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177543A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0497136A (en) * | 1990-08-09 | 1992-03-30 | Sharp Corp | Manufacture of active matrix liquid crystal display device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171160A (en) * | 1986-01-22 | 1987-07-28 | Sharp Corp | Thin film transistor |
-
1988
- 1988-12-28 JP JP63333823A patent/JPH02177543A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171160A (en) * | 1986-01-22 | 1987-07-28 | Sharp Corp | Thin film transistor |
Cited By (1)
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| JPH0497136A (en) * | 1990-08-09 | 1992-03-30 | Sharp Corp | Manufacture of active matrix liquid crystal display device |
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