JPH02174220A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH02174220A JPH02174220A JP32969488A JP32969488A JPH02174220A JP H02174220 A JPH02174220 A JP H02174220A JP 32969488 A JP32969488 A JP 32969488A JP 32969488 A JP32969488 A JP 32969488A JP H02174220 A JPH02174220 A JP H02174220A
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Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板の製造方法に関し、とくに単結晶基
板上の薄膜単結晶を成長させた高品質半導体へテロエピ
タキシャル基板の製造方法に関するものである。
板上の薄膜単結晶を成長させた高品質半導体へテロエピ
タキシャル基板の製造方法に関するものである。
Ｓｉ＋Ｇｅなどの単結晶基板上に該単結晶とは異なるＧ
ａＡｓ、 ＩｎＰ、 Ｚｎ５ａなどの単結晶層を成長さ
せた半導体基板の作製が行われている。これら半導体基
板を用いて高性能な半導体デバイスを実現するためにも
、単結晶層内の格子欠陥は少ないことが要求される。
ａＡｓ、 ＩｎＰ、 Ｚｎ５ａなどの単結晶層を成長さ
せた半導体基板の作製が行われている。これら半導体基
板を用いて高性能な半導体デバイスを実現するためにも
、単結晶層内の格子欠陥は少ないことが要求される。
上記半導体基板において、単結晶基板材料と単結晶層材
料との格子常数および熱膨張係数が異なるため、格子不
整合に起因する不整合転位や熱応力に起因する転位発生
の丸め、１０８〜１０” ｃｍ”””程度の高密度の転
位が単結晶層内に存在するという問題があった。
料との格子常数および熱膨張係数が異なるため、格子不
整合に起因する不整合転位や熱応力に起因する転位発生
の丸め、１０８〜１０” ｃｍ”””程度の高密度の転
位が単結晶層内に存在するという問題があった。
従来、上記単結晶層内の転位密度を低減させる丸め、成
長を中断しであるいは成長後、高温度での熱処理が繰シ
返し行われていた。以下、従来のＳｉ単結晶基板上にＧ
ａＡｓ単結晶層を形成した半導体基板を例にして、単結
晶層内の転位低減に関する従来技術の問題点ｔ−説明す
る。
長を中断しであるいは成長後、高温度での熱処理が繰シ
返し行われていた。以下、従来のＳｉ単結晶基板上にＧ
ａＡｓ単結晶層を形成した半導体基板を例にして、単結
晶層内の転位低減に関する従来技術の問題点ｔ−説明す
る。
第３図ａ、ｂに、従来の技術に係わる半導体基板の製造
方法に関する構成例および熱処理温度と時間の関係を示
す。Ｓｔなどの単結晶基板１上に、有間層３を形成した
後％θ〜３００℃から７００〜９００℃まで数回の熱ア
ニールを繰シ返し、単結晶層２内の転位密度の低減をは
かつていた（山口他：Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
Ｌｅｔｔｅｒｓ ５３巻、２１号５頁 ）。
方法に関する構成例および熱処理温度と時間の関係を示
す。Ｓｔなどの単結晶基板１上に、有間層３を形成した
後％θ〜３００℃から７００〜９００℃まで数回の熱ア
ニールを繰シ返し、単結晶層２内の転位密度の低減をは
かつていた（山口他：Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
Ｌｅｔｔｅｒｓ ５３巻、２１号５頁 ）。
第４図に、従来の技術に係わるＧａＡｓ／Ｓｉからなる
半導体基板のＧａＡｓ単結晶層２内における転位密度低
減に及はす熱サイクルアニールの効果を示す。熱サイク
ルアニールによシ、中間層３および単結晶Ｎ２内に応力
と温度が加わシ、転位同大の合体などによシ転位の伝播
を抑制する結果、単結晶層２内の転位密度低減をもたら
す。しかし、上記中間層３および単結晶層２内忙かかる
応力値が１０７ｄｙｎ／ ｃｍ２程度と十分とは言えず
、また熱処理中に応力緩和が起こるため、高温アニール
と基板温度Ｏ〜３００℃程度への降温の熱サイクルアニ
ー度を低減させるため、成長温度４００℃程度の低温成
長層および７００℃程度の高温成長層からなる中波する
には、熱処理温度ＳＯＯ℃で６０回の熱サイクルアニー
ルが必要であシ、この工程だけでも２０時時間区の長時
間を要し、改善が望まれていた。
半導体基板のＧａＡｓ単結晶層２内における転位密度低
減に及はす熱サイクルアニールの効果を示す。熱サイク
ルアニールによシ、中間層３および単結晶Ｎ２内に応力
と温度が加わシ、転位同大の合体などによシ転位の伝播
を抑制する結果、単結晶層２内の転位密度低減をもたら
す。しかし、上記中間層３および単結晶層２内忙かかる
応力値が１０７ｄｙｎ／ ｃｍ２程度と十分とは言えず
、また熱処理中に応力緩和が起こるため、高温アニール
と基板温度Ｏ〜３００℃程度への降温の熱サイクルアニ
ー度を低減させるため、成長温度４００℃程度の低温成
長層および７００℃程度の高温成長層からなる中波する
には、熱処理温度ＳＯＯ℃で６０回の熱サイクルアニー
ルが必要であシ、この工程だけでも２０時時間区の長時
間を要し、改善が望まれていた。
本発明の目的は、かかる欠点を解決したもので。
転位密度の極めて少ない半導体単結晶層を有する半導体
基板の製造方法を提供することにある。
基板の製造方法を提供することにある。
本発明は上記目的を達成するため、ＳｌあるいはＧｅか
らなる単結晶基板上に核基板とは異極なるｍ−■族化合
物半導体材料またはｎ−ｖｔ族化合物半導体材料で構成
される単結晶層を成長した半導体基板の久造方法におい
て、該単結晶基板の裏面に該基板よシ熱膨張係数の大き
い薄膜材料からなる裏面７ｆｉｉを堆積させ、７００〜
９００℃の高温度で熱処理する工程を含むことを特徴と
する。
らなる単結晶基板上に核基板とは異極なるｍ−■族化合
物半導体材料またはｎ−ｖｔ族化合物半導体材料で構成
される単結晶層を成長した半導体基板の久造方法におい
て、該単結晶基板の裏面に該基板よシ熱膨張係数の大き
い薄膜材料からなる裏面７ｆｉｉを堆積させ、７００〜
９００℃の高温度で熱処理する工程を含むことを特徴と
する。
また、ＳｉあるいはＧｅからなる単結晶基板上に該基板
とは異糧なる■−■族化合物半導体材料または■−■族
化合物半導体材料で構成される単結晶層を成長した半導
体基板の製造方法において、単結晶層表面に該単結晶層
よシ熱膨張係数の小さい薄膜材料からなる表面層を堆積
させ、７００〜９００℃の高温度で熱処理した工程を含
むことを特徴とする。
とは異糧なる■−■族化合物半導体材料または■−■族
化合物半導体材料で構成される単結晶層を成長した半導
体基板の製造方法において、単結晶層表面に該単結晶層
よシ熱膨張係数の小さい薄膜材料からなる表面層を堆積
させ、７００〜９００℃の高温度で熱処理した工程を含
むことを特徴とする。
本発明に係わる半導体基板の製造方法に関する基本構成
例を第１図ａ ”−ｃに示す。 Ｓｉなどの単結晶基板
１上に、有機金属気相成長（ＯＭＶＰＥ）法などで、Ｇ
ａＡｓなどの単結晶層２を形成する前あるいは形成後に
、該単結晶基板１の裏面にこれよ全行い、単結晶層２内
の転位密度を低減させることを特徴としている（第１図
ａ）。
例を第１図ａ ”−ｃに示す。 Ｓｉなどの単結晶基板
１上に、有機金属気相成長（ＯＭＶＰＥ）法などで、Ｇ
ａＡｓなどの単結晶層２を形成する前あるいは形成後に
、該単結晶基板１の裏面にこれよ全行い、単結晶層２内
の転位密度を低減させることを特徴としている（第１図
ａ）。
あるいは、Ｓｉなどの単結晶基板１上に、有機金属気相
成長（ＯＭＶＰＥ）法などで、ＧａＡａなどの単行い、
単結晶層２内の転位密度を低減させることを特徴として
いる（第１図ｂ）。
成長（ＯＭＶＰＥ）法などで、ＧａＡａなどの単行い、
単結晶層２内の転位密度を低減させることを特徴として
いる（第１図ｂ）。
第２図に、本発明に係わる半導体基板の製造方法におけ
る単結晶２内の転位密度低減に及はす熱アニールの効果
ｆ 、 ＧａＡｓ／Ｓ ｉからなる半導体基板を例にし
て、かつ従来の技術に係わる半導体基板の製造方法によ
る転位密度の結果と比較して示す。
る単結晶２内の転位密度低減に及はす熱アニールの効果
ｆ 、 ＧａＡｓ／Ｓ ｉからなる半導体基板を例にし
て、かつ従来の技術に係わる半導体基板の製造方法によ
る転位密度の結果と比較して示す。
第１図に示すように、裏面層４あるいは表面層５の導入
によシ、単結晶層２内にこれらの層厚に依存した圧縮応
力が加わシ、７００〜９００℃程度の高温でのアニール
によυ転位同士の合体などにより転位の伝播を抑制する
結果、単結晶層２内の転位密度低減をもたらす。従来の
技術では、応力値が１０７ｄｙｎ ／ ｃｍ”程度と低
く、かつ熱処理時に応力緩和が生じるため％０〜３００
℃へ降温させ％また高温アニールをするというプロセス
を繰シ返し行う必要があシ、単結晶層２内の転位密度を
約１０ｃｍ程度に低減するにも、８００℃の熱サイクル
アニールで約２０時間という長時間を必要としていた。
によシ、単結晶層２内にこれらの層厚に依存した圧縮応
力が加わシ、７００〜９００℃程度の高温でのアニール
によυ転位同士の合体などにより転位の伝播を抑制する
結果、単結晶層２内の転位密度低減をもたらす。従来の
技術では、応力値が１０７ｄｙｎ ／ ｃｍ”程度と低
く、かつ熱処理時に応力緩和が生じるため％０〜３００
℃へ降温させ％また高温アニールをするというプロセス
を繰シ返し行う必要があシ、単結晶層２内の転位密度を
約１０ｃｍ程度に低減するにも、８００℃の熱サイクル
アニールで約２０時間という長時間を必要としていた。
これに対し１本発明では、第１図に示すように、裏面層
４あるいは表面層５の導入により、これらの層厚に依存
しかつ従来方法に比べて数倍大きい圧縮応力が単結晶層
２内に加わシ、７００〜９００℃程度の高温でのアニー
ルによシ転位同士の合体などによる転位低減効果を促進
させるに加えて、裏面層４あるいは表面層５の導入によ
シ応力緩和を抑制できる結果、連続的に熱処理を行うこ
とができる。これらの結果、８００℃で１時間程度の熱
処理で単結晶層２内の転位密度を１０’ ｃｍ−”にで
き、従来法に比べて処理時間を１／１０以下に低減でき
、さらに１００時間程の熱処理では単結晶２内の転位密
度ｆ １０５１０５ａ以下と、従来法に比べて１桁以上
の転位密度低減がはかられている。
４あるいは表面層５の導入により、これらの層厚に依存
しかつ従来方法に比べて数倍大きい圧縮応力が単結晶層
２内に加わシ、７００〜９００℃程度の高温でのアニー
ルによシ転位同士の合体などによる転位低減効果を促進
させるに加えて、裏面層４あるいは表面層５の導入によ
シ応力緩和を抑制できる結果、連続的に熱処理を行うこ
とができる。これらの結果、８００℃で１時間程度の熱
処理で単結晶層２内の転位密度を１０’ ｃｍ−”にで
き、従来法に比べて処理時間を１／１０以下に低減でき
、さらに１００時間程の熱処理では単結晶２内の転位密
度ｆ １０５１０５ａ以下と、従来法に比べて１桁以上
の転位密度低減がはかられている。
以下実施例について説明する。
実施例−１：
第１図ａに基づき、 ＧａＡｓ／Ｓｉからなる半導体基
板の製造方法に係わる本発明の実施例を示す。Ｓｉの単
結晶基板１の裏面に５ｉａＮｉ膜４ｔプラズマＣＶＤ法
で約５０００ Ｋ形成した後、Ｓｉの単結晶基板１の上
に有機金属気相成長（ＯＭＶＰＥ）法によシ、成長温度
４００℃程度の低温成長層および７００℃程度の高温成
長層からなる中間層３を、約１．５μｍ形成した後、ア
ルシン（ＡｓＨ＠）雰囲気中で温度８００℃で１〜１０
時間の熱処理を行った。さらに、７００℃でＧａＡｓ単
結晶層２を１μｍ形成した。本発明に基づ（ＧａＡｓ／
Ｓｉからなる半導体基板のＧａＡｓ単結晶層２内の転
位密度を透過電子線顕微鏡やエッチピット評価法で調べ
たところ、１．１０時間の熱処理をした半導体基板のＧ
ａ、Ａ ｓ単結晶２内の転位密度は各々約１０’ ａ
ｍ−” ＋ １０’ Ｃｍ−”、であり、従来法に比べ
て約１／１０以下に熱処理時間の短縮あるいは１桁以上
の転位密度低減がはかられ、顕著な効果がみられた。
板の製造方法に係わる本発明の実施例を示す。Ｓｉの単
結晶基板１の裏面に５ｉａＮｉ膜４ｔプラズマＣＶＤ法
で約５０００ Ｋ形成した後、Ｓｉの単結晶基板１の上
に有機金属気相成長（ＯＭＶＰＥ）法によシ、成長温度
４００℃程度の低温成長層および７００℃程度の高温成
長層からなる中間層３を、約１．５μｍ形成した後、ア
ルシン（ＡｓＨ＠）雰囲気中で温度８００℃で１〜１０
時間の熱処理を行った。さらに、７００℃でＧａＡｓ単
結晶層２を１μｍ形成した。本発明に基づ（ＧａＡｓ／
Ｓｉからなる半導体基板のＧａＡｓ単結晶層２内の転
位密度を透過電子線顕微鏡やエッチピット評価法で調べ
たところ、１．１０時間の熱処理をした半導体基板のＧ
ａ、Ａ ｓ単結晶２内の転位密度は各々約１０’ ａ
ｍ−” ＋ １０’ Ｃｍ−”、であり、従来法に比べ
て約１／１０以下に熱処理時間の短縮あるいは１桁以上
の転位密度低減がはかられ、顕著な効果がみられた。
実施例−２：
第１図ａに基づき、ＧａＡｓ／Ｓｉ からなる半導体
基板の製造方法に係わる本発明の実施例を示す。
基板の製造方法に係わる本発明の実施例を示す。
Ｓｉの単結晶基板１の裏面に５ｉａＮ４膜４をプラズマ
ＣＶＤ法で約５０００＾形成した後、Ｓｔの単結晶基板
１の上に有機金属気相成長（ＯＭＶＰＥ）法によシ、成
長温度４００℃程度の低温成長層および７００℃程度の
昼温成長層からなる第１中間層３ｔ−１約１．５μｍ形
成した後、アルシン中で温度８００℃で１時間の熱処理
全行った。この後、Ｉｎｏ、ｘ Ｇａ、、Ａｓ／ＧａＡ
ｓの各々２００Ｘずつの１０周期構造からなる歪超格子
層からなる第２中間層３′を形成した。さらに、７００
℃でＧａＡｓ単結晶層２を１μｍ形成した。
ＣＶＤ法で約５０００＾形成した後、Ｓｔの単結晶基板
１の上に有機金属気相成長（ＯＭＶＰＥ）法によシ、成
長温度４００℃程度の低温成長層および７００℃程度の
昼温成長層からなる第１中間層３ｔ−１約１．５μｍ形
成した後、アルシン中で温度８００℃で１時間の熱処理
全行った。この後、Ｉｎｏ、ｘ Ｇａ、、Ａｓ／ＧａＡ
ｓの各々２００Ｘずつの１０周期構造からなる歪超格子
層からなる第２中間層３′を形成した。さらに、７００
℃でＧａＡｓ単結晶層２を１μｍ形成した。
このように、本発明に基づ＜ ＧａＡｓ／ Ｓｉからな
る半導体基板のＧａＡｓ単結晶層２内の転位密度を透過
電子線顕微鏡やエッチビット評価法で調べたところ、約
３ Ｘ １０’ ａｍ−”であり、従来法に比べて約１
桁の転位密度低減がはかられ、顕著な効果がみられた。
る半導体基板のＧａＡｓ単結晶層２内の転位密度を透過
電子線顕微鏡やエッチビット評価法で調べたところ、約
３ Ｘ １０’ ａｍ−”であり、従来法に比べて約１
桁の転位密度低減がはかられ、顕著な効果がみられた。
このように、中間層として、歪み超格子層を用い、本発
明の効果をさらに高めることもできる。
明の効果をさらに高めることもできる。
実施例−３：
第１図すに基づき、 ＧａＡｓ／Ｓｉからなる半導体基
板の製造方法に係わる本発明の実施例を示す。
板の製造方法に係わる本発明の実施例を示す。
Ｓｉの単結晶基板１の上に有機金属気相成長（ＯＭＶＰ
Ｅ）法によシ、成長温度４００℃程度の低温成長層およ
び７００℃程度の高温成長層からなる中間層３およびＧ
ａＡｓ単結晶層２を、総膜厚約３μｍ形成した後、Ｇａ
Ａｓ単結晶層２の表面にＳｔｏｗ膜５を約１μｍｔ−形
成した。その後、水素雰囲気中で温度８００℃で１時間
の熱処理を行った。本発明に基づ＜ ＧａＡｓ／Ｓｔか
らなる半導体基板のＧａＡｓ単結晶層２内の転位密度を
透過電子線顕微鏡やエッチピット評価法で調べたところ
、半導体基板のＧａＡａ単結晶２内の転位密度は各々約
１０’ ａｍ−”であシ、従来法に比べて約１７１０以
下に熱処理時間の短縮がはかられ、顕著な効果がみられ
た。
Ｅ）法によシ、成長温度４００℃程度の低温成長層およ
び７００℃程度の高温成長層からなる中間層３およびＧ
ａＡｓ単結晶層２を、総膜厚約３μｍ形成した後、Ｇａ
Ａｓ単結晶層２の表面にＳｔｏｗ膜５を約１μｍｔ−形
成した。その後、水素雰囲気中で温度８００℃で１時間
の熱処理を行った。本発明に基づ＜ ＧａＡｓ／Ｓｔか
らなる半導体基板のＧａＡｓ単結晶層２内の転位密度を
透過電子線顕微鏡やエッチピット評価法で調べたところ
、半導体基板のＧａＡａ単結晶２内の転位密度は各々約
１０’ ａｍ−”であシ、従来法に比べて約１７１０以
下に熱処理時間の短縮がはかられ、顕著な効果がみられ
た。
実施例−４：
第１図ａに基づき、ＩｎＰ／Ｓｉからなる半導体基板の
製造方法に係わる本発明の実施例を示す。Ｓｌの単結晶
基板１の裏面に５ｉａＮ４膜４をプラズマＣＶＤ法で約
３０００＾形成した後、Ｓｔの単結晶基板ｌの上に有機
金属気相成長（ＯＭＶＰＥ）法によシ、成長温度４００
℃程度の低温１成長ＧａＡｓ層および７００℃租度の高
温成長ＧａＡｓ層からなる中間層３を、約１μｍ形成し
た後、アルシン雰囲気中で温度８００℃で１時間熱処理
した。この後、６００℃でＩｎＰ単結晶層２を４μｍ形
成した後、フォスフイン（Ｐｕｓ）中で温度７００℃で
１時間熱処理した。本発明に基づき炸裂したＩｎＰ／Ｓ
ｔからなる半導体基板のＩｎＰ単結晶層２内の転位密度
を透過電子線顕微鏡やエッチビット評価法で調べたとこ
ろ、約１０ ａｍ であシ、従来法に比べて約１／１
０以下に熱処理時間の短縮がはかられ、顕著な効果がみ
られた。
製造方法に係わる本発明の実施例を示す。Ｓｌの単結晶
基板１の裏面に５ｉａＮ４膜４をプラズマＣＶＤ法で約
３０００＾形成した後、Ｓｔの単結晶基板ｌの上に有機
金属気相成長（ＯＭＶＰＥ）法によシ、成長温度４００
℃程度の低温１成長ＧａＡｓ層および７００℃租度の高
温成長ＧａＡｓ層からなる中間層３を、約１μｍ形成し
た後、アルシン雰囲気中で温度８００℃で１時間熱処理
した。この後、６００℃でＩｎＰ単結晶層２を４μｍ形
成した後、フォスフイン（Ｐｕｓ）中で温度７００℃で
１時間熱処理した。本発明に基づき炸裂したＩｎＰ／Ｓ
ｔからなる半導体基板のＩｎＰ単結晶層２内の転位密度
を透過電子線顕微鏡やエッチビット評価法で調べたとこ
ろ、約１０ ａｍ であシ、従来法に比べて約１／１
０以下に熱処理時間の短縮がはかられ、顕著な効果がみ
られた。
上記裏面堆積層４あるいは表面堆積層５の材料や膜厚、
熱処理条件などの最適化によシ、さらに高品質な半導体
基板が得られることは言うまでもない。
熱処理条件などの最適化によシ、さらに高品質な半導体
基板が得られることは言うまでもない。
以上は、単結晶層として、ＧａＡｓやＩｎＰなどの瓜−
Ｖ族化合物半導体材料を用いた場合について説明したが
、ＩｎＧａＡｓやＩｎＧａＡｓＰなどの三元や四元混晶
材料、Ｚｎ５ｅ ＋ＺＨ８ＳｅなどのＩＩ−■族化合物
半導体材料にも同様に適用できる。また、基板結晶とし
てＳｉ単結晶に限らず、Ｇｅを始めとする他の単結晶基
板を用いた場合にも適用できる。
Ｖ族化合物半導体材料を用いた場合について説明したが
、ＩｎＧａＡｓやＩｎＧａＡｓＰなどの三元や四元混晶
材料、Ｚｎ５ｅ ＋ＺＨ８ＳｅなどのＩＩ−■族化合物
半導体材料にも同様に適用できる。また、基板結晶とし
てＳｉ単結晶に限らず、Ｇｅを始めとする他の単結晶基
板を用いた場合にも適用できる。
以上説明したようＫ、本発明に係わる半導体基板の製造
方法は、単結晶基板裏面や単結晶成長層表面への堆積層
を形成した後、温度７００〜９００℃で熱処理すること
によシ、単結晶内の転位密度を低減をはかるものであシ
、従来法に比べて熱処理時の応力値を高めることができ
、かつ応力緩和を軽減できることから、顕著な効果を発
現でき、１桁以上の転位密度低減や製造時間の短縮をは
かることができるＣまた。単結晶層表面に堆積層を形成
した構成においては、熱処理時における単結晶層の熱劣
化防止層としても働くので、熱処理プロセスの簡易化な
どにも有効である。
方法は、単結晶基板裏面や単結晶成長層表面への堆積層
を形成した後、温度７００〜９００℃で熱処理すること
によシ、単結晶内の転位密度を低減をはかるものであシ
、従来法に比べて熱処理時の応力値を高めることができ
、かつ応力緩和を軽減できることから、顕著な効果を発
現でき、１桁以上の転位密度低減や製造時間の短縮をは
かることができるＣまた。単結晶層表面に堆積層を形成
した構成においては、熱処理時における単結晶層の熱劣
化防止層としても働くので、熱処理プロセスの簡易化な
どにも有効である。
このようＫして、本発明によシ高品質な半導体基板を捷
供でき、これに、よシ、高性能、低価格。
供でき、これに、よシ、高性能、低価格。
軽量、大口径、高強度の光デバイス、電子デバイスや光
・電子集積回路用の半導体基板として応用できる。
・電子集積回路用の半導体基板として応用できる。
第１図ａ −ｃは、本発明に係わる半導体基板の製造方
法に関する基本構成例を示す図、第２図は、本発明に係
わるＧ ａＡＢ／ Ｓｉからなる半導体基板の製造方法
に関するｃａＡｓ単結晶層内の転位密度低減に及ぼす熱
処理温度および時間の効果を、従来の発明に係わる半導
体基板の製造方法による結果との比較を示す図、 第３図ａ ＋ ｂは、従来の発明に係わる半導体基板の
製造方法に関する構成例を示す図、第４図は、従来の発
明に係わるＧａＡａ ／ Ｓｉからなる半導体基板のＧ
ａＡｓ単結晶層内の転位密度低減に熱サイクルアニール
温度および回数の効果を示す図である。 １・・・単結晶基板（Ｓｉ、Ｇｅなど）。 ２・・・単結晶成長層（ＧａＡｓ層 ＩｎＰ、 Ｚｎ５
ｅなど）、３−・・（第１）中間層（ＧａＡｓ層 Ｉｎ
Ｐ、 Ｚｎ５ｅなどの初期成長層）、 ３’・・・第２中間層（ＩｎＧａＡｓ／ＧａＡｓなどの
歪超格子層）、４・・・裏面堆積層（ＳｉａＮ４膜。 ＣＢＦｇ膜など）、
法に関する基本構成例を示す図、第２図は、本発明に係
わるＧ ａＡＢ／ Ｓｉからなる半導体基板の製造方法
に関するｃａＡｓ単結晶層内の転位密度低減に及ぼす熱
処理温度および時間の効果を、従来の発明に係わる半導
体基板の製造方法による結果との比較を示す図、 第３図ａ ＋ ｂは、従来の発明に係わる半導体基板の
製造方法に関する構成例を示す図、第４図は、従来の発
明に係わるＧａＡａ ／ Ｓｉからなる半導体基板のＧ
ａＡｓ単結晶層内の転位密度低減に熱サイクルアニール
温度および回数の効果を示す図である。 １・・・単結晶基板（Ｓｉ、Ｇｅなど）。 ２・・・単結晶成長層（ＧａＡｓ層 ＩｎＰ、 Ｚｎ５
ｅなど）、３−・・（第１）中間層（ＧａＡｓ層 Ｉｎ
Ｐ、 Ｚｎ５ｅなどの初期成長層）、 ３’・・・第２中間層（ＩｎＧａＡｓ／ＧａＡｓなどの
歪超格子層）、４・・・裏面堆積層（ＳｉａＮ４膜。 ＣＢＦｇ膜など）、
Claims (2)
- （１）ＳｉあるいはＧｅからなる単結晶基板上に該基板
とは異種なるＩＩＩ−Ｖ族化合物半導体材料またはＩＩ
−ＶＩ族化合物半導体材料で構成される単結晶層を成長
した半導体基板の製造方法において、該単結晶基板の裏
面に該基板より熱膨張係数の大きい薄膜材料からなる裏
面層を堆積させ、７００〜９００℃の高温度で熱処理す
る工程を含んでなる ことを特徴とする半導体基板の製造方法。 - （２）ＳｉあるいはＧｅからなる単結晶基板上に該基板
とは異種なるＩＩＩ−Ｖ族化合物半導体材料またはＩＩ
−ＶＩ族化合物半導体材料で構成される単結晶層を成長
した半導体基板の製造方法において、該単結晶層表面に
該単結晶層より熱膨張係数の小さい薄膜材料からなる表
面層を堆積させ、７００〜９００℃の高温度で熱処理す
る工程を含んでなる ことを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32969488A JPH02174220A (ja) | 1988-12-27 | 1988-12-27 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32969488A JPH02174220A (ja) | 1988-12-27 | 1988-12-27 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02174220A true JPH02174220A (ja) | 1990-07-05 |
Family
ID=18224224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32969488A Pending JPH02174220A (ja) | 1988-12-27 | 1988-12-27 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02174220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2801724A1 (fr) * | 1999-10-26 | 2001-06-01 | Matsushita Electric Ind Co Ltd | Dispositif de traitement au plasma et procede de traitement au plasma pour un substrat |
-
1988
- 1988-12-27 JP JP32969488A patent/JPH02174220A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2801724A1 (fr) * | 1999-10-26 | 2001-06-01 | Matsushita Electric Ind Co Ltd | Dispositif de traitement au plasma et procede de traitement au plasma pour un substrat |
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