JPH02170438A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体基板を用いた電界効果トランジスタに関
する。

（従来の技術） 電界効果トランジスタ（ＦＥＴ）のソース電極とドレイ
ン電極はコンタクト抵抗の低い良好なオーミック性接触
を得るため、基板表面に不純物濃度の高いソース領域と
ドレイン領域を形成し、その領域上に形成する。ＧａＡ
ｓなどを素材とする肛５ＦＥＴは高速動作を目的として
、ゲート長の短縮が行なわれるが、同時にソース領域と
ドレイン領域を近接させると基板を介したソース領域−
ドレイン領域間の電流が増大する。その結果しきい値電
圧やトランスコンダクタンスが低下し、ＦＥＴ特性が劣
化する。一方、基板電流を抑制する目的で、ソース領域
−ドレイン領域間に広い間隔を設け、ソース領域上にソ
ース電極を形成し、ドレイン領域上にドレイン電極を形
成する構造でゲート長を短縮すると、　ソース抵抗Ｒ５
が増大し、ＦＥＴ特性が劣化する。

（発明が解決しようとする課題） 従来のＦＥＴはゲート長を短縮すると基板電流の増大や
、ソース抵抗の増加のために高性能な特性を得られなか
った。

本発明は上記問題点に鑑みなされたもので、基板電流の
増大を抑制し、ソース抵抗を低減して高性能なＦＥＴを
提供する事を目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は半導体基板表面に間隔を開けて形成され、高濃
度の不純物を含むソース領域及びドレイン領域と、前記
ソース領域及び前記ドレイン領域の間に両領域と接する
ことなく形成され、前記ソース領域及びドレイン領域よ
りも不純物濃度が低い動作層領域と、前記動作層領域と
前記ソース領域、ドレイン領域との間に夫々設けられた
、不純物濃度が前記動作層領域と同等かあるいは前記動
作層より高く、前記ソース領域、ドレイン領域よりも低
い中間領域と、前記動作層領域上に形成されたゲート電
極と、ソース側に形成された前記中間領域と前記ソース
領域の両領域にまたがって形成されたソース電極と、ド
レイン側に形成された前記中間層領域と前記ドレイン領
域の両領域にまたがって形成されたドレイン電極とを具
備する事を特徴とするＦＥＴを提供する。

（作　用） 中間領域を設けているため、ソース領域とドレイン領域
が近接して基板電流が増大することなく、また中間領域
上にソース電極及びドレイン電極が形成されているので
、この領域の表面電位が低下し１表面空乏層幅が低下し
てソース抵抗、ドレイン抵抗を低下させることができる
。その結果トランスコンダクタンスが大きく、ドレイン
コンダクタンスが小さく、しきい値低下の度合が小さい
高性能なＦＥＴを実現することができる。

（実施例） 本発明の詳細を実施例によって説明する。

第１図は一実施例によるＧａＡｓ　ＭＥＳＦＥＴを示す
図である。半絶縁性ＧａＡｓ基板（１１）上にｎ型の動
作層領域（１４）が設けられ、この上には窒化タングス
テンのゲート電極（１８）が形成されている。この動作
層の両側にはｎ十型のソース領域（１２）及びドレイン
領域（１６）が設けられている。動作層領域（１４）と
ソース領域（１２）　、ドレイン領域（１６）の間には
これらの領域に共に接しかつ動作層領域（１４）とソー
ス領域（１２）、ドレイン領域（１６）との中間の不純
物濃度を有する中間層領域（１３）（１５）が設けられ
ている。

ソース領域に接する中間層領域（１３）とソース領域（
１２）の面領域上にまたがって、金・ゲルマニウム合金
のソース電極（１９）を、また、ドレイン領域に接する
中間層領域（１５）とドレイン領域（１６）の面域上に
またがって金・ゲルマニウム合金のドレイン電極（１７
）を、ゲート電極に対して自己整合的に設ける。

以上の方法によってゲート長Ｌｇを０．１μｍ、ゲート
・ソース電極間きよりＬｇｓを０．２．、ゲート・ドレ
イン電極間きよりＬｇｄを０．２．、中間層領域の長さ
Ｌｎを０．５−としたＭＥＳＦＥＴを試作した。ｎ型動
作層領域（１４）中間層領域（１３）　（１５）　、ソ
ース領域（１２）、　　ドレイン領域（１６）はＳｉの
イオン注入により形成した。それぞれのイオン注入条件
はｎ型動作層に対して１０にｅＶ、　８　ＸＩＯ”ａｎ
−”、中間層領域に対して２０ＫｅＶ、　２　ＸＩＯ”
ｃｍ−”、ソース領域。

ドレイン領域に対しては８０ＫｅＶ、　３　Ｘ　１０”
ロー１とした。このＦＥＴを評価したところ、しきい値
電圧Ｖｔｈは一〇、２Ｖであり、　トランスコンダクタ
ンスグ、はゲート電圧０．６Ｖのとき最大値８５０ａ＋
ｓ／　１ｗｎであった。

本実施例と同時に第２図に示した従来のＬＤＤ構造と第
３図に示した従来のオフセット構造を、同一のゲート長
、同一のイオン注入条件で形成し、ＦＥＴ特性を比較し
た。結果を第１表に示す。

以下余白 第 表 Ｒ５はゲート電圧対ゲート電流で評価したソース抵抗で
ある。

ＬＤＤ構造のＦＥＴはＬｏが小さいため、　ソース領域
とドレイン領域の間隔が０．５μｓとなり、他の２構造
（１，２μｓ）に比べて短い。そのため基板電流が増加
し、Ｖｔｈが他の２構造よりも低下し、トランスコンダ
クタンスも本実施例に比べて低下している。　またオフ
セット構造ではＬｎが長いため、基板電流の増加は抑制
されており、Ｖｔｈの低下はみられないが、Ｒ８が増加
している。その結果グ、が低下している。

本実施例ではソース領域、ドレイン領域がオフセット構
造と同様に離れているため、基板電流の増加がない。さ
らに、中間層上に形成されているソース電極は通常−０
，６〜−〇、８ｖあるＧａＡｓ表面の電位をＯｖまで上
昇させるため、この領域の表面空乏層幅はソース電極の
ない場合よりも小さくなる。従ってソース抵抗はオフセ
ット構造よりも小さく、約１／２とある。上述の利点の
ため、本実施例では従来のＬＤＤ構造やオフセット構造
よりも高いグ、が得られることがわかる。

本発明は半絶縁性基板にｎ型動作層を形成した場合を示
したが、半絶縁性基板とｎ型動作層の間にｐ型層を導入
する構造にする事でさらに大きな１１Ｉ＋を得る効果が
期待できる。

〔発明の効果〕

以上述べたように本発明によれば、高いトランスコンダ
クタンスを持つ高性能なＦＥＴを実現することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面図、第２図は従来
のＬＤＤ構造を示す断面図、第３図は従来のオフセット
構造を示す断面図である。 １１・・半絶縁性ＧａＡｓ基板 １２・・・ソース領域 １３、１５・・・中間層領域 １４・・・動作層 １６・・・ドレイン領域 １７・・ドレイン電極 １８・・・ゲート電極 １９・・ソース電極 第　１　図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板表面に間隔を開けて形成され、高濃度
   の不純物を含むソース領域及びドレイン領域と、前記ソ
   ース領域及び前記ドレイン領域の間にこれらの領域に接
   することなく形成され、前記ソース領域及び前記ドレイ
   ン領域よりも不純物濃度が低い動作層領域と、この動作
   層領域上に設けられたゲート電極と、前記動作層領域と
   前記ソース領域、ドレイン領域との間に夫々設けられ、
   前記動作層領域以上でかつ前記ソース領域、ドレイン領
   域より低い不純物濃度の中間層領域と、ソース領域側に
   形成された前記中間層領域と前記ソース領域上にまたが
   って形成されたソース電極と、ドレイン領域側に形成さ
   れた前記中間層領域と前記ドレイン領域上にまたがって
   形成されたドレイン電極とを具備することを特徴とする
   電界効果トランジスタ。
2. （２）前記半導体基板と前記動作層領域の間に動作層領
   域とは異なる導電型の領域を具備した事を特徴とする請
   求項１記載の電界効果トランジスタ。