JPH02158835A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は主に人工知能分野へ使用することを目的とした
データ処理装置に関するものである。

従来の技術 近年、コンピュータ応用の一つとして人工知能分野が盛
んに研究されている。この分野においては構造を持った
データを処理する必要があり、そのため構造データを取
り扱うことのできる言語であるＬＩＳＰが広く使用され
ている。ＬＩＳＰ言語は汎用のコンピュータで実行する
のは非効率であるため様々な工夫を施した専用マシンが
開発されてきた。

これら専用マシンは主に言語的側面からアプローチを行
って改善を行ったものでその改善の内容の代表的なもの
を以下に示す。

（１）ＣＡＲ，ＣＤＲ等、原始的関数はマイクロプログ
ラムレベルで実行する。

（２）ジェネリックデータタイプを扱うためＴＡＧ付き
データ形式とする。

（３）スタック処理を高速　するためハードウェアコン
トローμスタックを設ける（たとえば「ＬＩＳＰ−ｒシ
ン」情報処理Ｖｏ１．２３Ａ８　Ｐｐ７５２−７７２　
）。

このように、言語の実行系に関する改善はなされてきた
ものの、計算機内部における構造体データの表現として
は基本的には要素の順序関係と結合の方法をポインタで
表現したもの（以下リストと呼ぶ）を使用しているため
次のような問題があった。

（１）任意の要素へのアクセスがリストたぐりとなり効
率が悪い。、 （２）　　リストマツチングはリストの分解操作を伴う
ため非効率である。

（３）　　ガーベッジコレクシ建ンが困難である。

（４）メモリ参照の局所性が悪く、キャッシュのヒツト
率が下がる。また、基本的には共有構造をとるため以下
の問題が生じた。

（ｓ）ＲＰＬＡＣＡ、ＲＰＬＡＣＤ等、直接ｖ、ｘ、ト
操作を行うと陰に他のデータも変更してしまうといった
思いがけない副作用が生じる。

（６）並列処理時、変数のロックが困難である。

これらの問題点を解決するためには、基本的にリストデ
ータの表現をかえる必要がある。２進木リストは始点の
ノードから始まって順次左右に分岐して行き葉のノード
でそれぞれの分岐が終了する形をとる。葉のノードには
アトムノードとＮＩＬノードの２種類がある。葉のノー
ドでないノードは分岐が続行している事を示すリストノ
ードである。このリストノードは葉のノードの位置を間
接的にあられすためのものである。

ポインタ表現ではこの構造表現をそのままの形で全ての
ノードをアドレスで接続したセルで表現している。

しかしながら、葉のノードの位置を直接的にあられすこ
とができれば、リストノードの情報を持つ必要はない。

したがって葉の位置情報と葉自身の情報を順次並べた表
で、等価なリストデータを表現することができる。我々
はこの葉のノード位・置を表現する方法としてＣＤＲ方
向に順次番号を付け、ＣＡＲ方向に項次項目を割り当て
た一次元ベク）／し表現を採用した。したがってリスト
データは葉の位置情報を示すペクトμと葉自身の情報を
組としたデータの集合で表現される。

第３図にリストデータの表現例を示す。これは８式で表
記した場合（Ａ（Ｂ（Ｃ））Ｄ）となるリストデータの
図式表現０、および、表形式表現（ロ）を示したもので
ある。図式表現において丸印はリストノードを表し、四
角で囲ったものは葉のノードを示している。また各ノー
ドの上に付記した数字列は上記した方法に従って表した
ノード位置を示すものである。この葉の部分を抜きだし
て表の形で表現したものが表形式表現（ｂ）であって、
アドレス部にノード位置ペクトｐが、バリュー部に葉の
要素が入った表で構成されている。

リストをこのような表形式で表現した場合、前記したポ
インタ表現の多くの欠点は免れることができ、さらに各
要素の演算を並列に行なうことによって、パターンマツ
チングなどのリスト処理を高速におこなうことができる
。

以下図面を参照しながら上述した従来のデータ処理装置
の一例について説明する。第４図は従来のデータ処理装
置の構成を示すものである。

第４図において２４は主データメモリ装置、２６は主デ
ータレジスタ装置、２６は主データ演算装置、２８は要
素メモリ装置、２９は要素レジスタ装置、３ｏは要素演
算装置、３２はデータ制御部であシ、王データメモリ装
置２４と主データレジスタ装置２５と主データ演算装置
２６よシ構成される主データ処理部２７と、要素メモリ
装置２８と要素レジスタ装置２９と要素演算装置３ｏよ
り構成される要素処理部３１によって構成される。

以上のように構成されたデータ処理装置につき、以下第
３図、第４図および第５図を用いてその動作を説明する
。

まず、第６図は主データメモリ装置と要素メモリ装置と
の関係を示す図である。

第６図において、２４は主メモリ装置、２８は要素メモ
リ装置、３３はリスト識別アドレスであり、３４は要素
アドレス部、３６はバリュー部、３６は単位アドレス記
憶域である。

リストデータは、識別情報と複数の要素データからなる
。リスト識別アドレス３３は、要素メモリ内のアドレス
であり、主データメモリ装置２４に記憶されている。ま
た、リストの要素データは、各々複数の単位アドレス記
憶域３６からなる要素アドレス部３４とバリュー部３６
からなり、同一のリストデータを構成する複数の要素デ
ータは、複数の要素メモリ装置２８においてリストデー
タの識別情報３３に示される同一アドレスに記憶されて
いる。

同様に、主データレジスタ装置２５と各要素レジスタ装
置２９も対応関係を持つ。

リストデータに対する処理が必要なときには、リスト識
別アドレス３３を主データメモリ装置２４から主レジス
タ装置２６に転送すると同時に、データ制御装置３２に
より各要素処理部３１に対し同一のアドレスに各要素を
転送し、各要素処理部３１において、要素メモリ装置２
８の指示されたアドレスから要素データを要素レジスタ
装置２９に転送する。さらに、主データ演算装置２６に
対する演算命令と同時に、データ制御装置３２により各
要素処理部３１に対し同一の演算命令を転送し、複数の
要素演算装置３ｏにより複数の要素データに対し、並列
に演算を施すことができる。

発明が解決しようとする課題 しかしながら、前記した表形式では、アドレス部の単位
アドレス記憶域に設定できるアドレス値の大きさに制限
があり、その制限より大きなアドレス値を有するリスト
は、処理することができないという問題点を有していた
。

本発明は上記問題点に鑑みてなされたもので、簡単な構
成でアドレス値の制限なく大きなリストも表形式のリス
トデータとして処理することのできるデータ処理装置を
提供するものである。

課題を解決するだめの手段 上記問題点を解決するために本発明のデータ処理装置は
、リストデータをノードの位置を示すアドレス部とデー
タ値へのリファレンスを示すバリュー部とで構成した表
形式のデータとして記憶する要素メモリ装置と、上記表
形式データの要素を転送して記憶するアドレス部とバリ
ュー部からなる要素レジスタ装置と、上記要素レジスタ
装置に記録された要素に演算を行なう要素演算装置と、
上記要素演算装置の演算結果を格納する要素演算フラグ
記憶装置か・ら構成される複数の要素データ処理部と、
リストデータの識別情報と非リストデータを記憶する主
データメモリ装置と、上記主データメモリ装置に記憶さ
れたリストデータの識別情報と非リストデータを転送し
て記憶する主データレジスタ装置と、上記主データレジ
スタ装置に記録されたリストデータの識別情報と非リス
トデータに演算を行なう主データ演算装置と、上記主デ
ータ演算装置の演算結果や上記要素演算フラグ記憶装置
の論理和を格納する主演算フラグ記憶装置から構成され
る主データ処理部と、上記要素レジスタ装置にアドレス
値がオーバーフローしている要素がある゛ことを示すフ
ラグを記憶するレジスタ対応フラグ記憶装置とオーバー
フローしたアドレス値の拡張部分の記憶場所を示すポイ
ンタを記憶するレジスタ対応ポインタ記憶装置と、上記
要素メモリ装置にアドレス値がオーバーフローしている
要素があることを示すフラグを記憶するメモリ対応フラ
グ記憶装置とオーバーフローしたアドレス値の拡張部分
の記憶場所を示すポインタを記憶するメモリ対応ポイン
タ記憶装置とから構成されるオーバーフロー記憶部と、
上記主データ処理部と上記複数の要素データ処理部と上
記オーバーフロー記憶部間の処理の制御を行ない、すべ
ての要素演算フラグ記憶装置に格納された演算結果を読
み出し論理和を取シ主演算フラグ記憶装置に論理和の結
果を書き込むデータ制御部という構成を備えたものであ
る。

作　　用 本発明は上記した構成によって、リストのアドレス値の
オーバーフローが発生した場合は、アドレス値のオーバ
ーフローを示すフラグとオーバーフローしたアドレス値
の拡張部分の記憶場所を示すポインタをオーバーフロー
記憶部に格納シ、オーバーフロー記憶部の格納内容を参
照して、処理することにより、リストのアドレス値によ
る制限をなくし、アドレス値の大きなリストを処理する
ことができるようにし、各要素処理部の演算結果を格納
し、その結果を集計して主データ処理部に格納すること
により演算結果を残して次の演算で前の演算結果を利用
できる。

実施例 以下本発明の一実施例のデータ処理装置について、図面
を参照しながら説明する。

第１図は本発明の実施例におけるデータ処理装置の構成
を示すものである。

第１図において１は主データメモリ装置、２は主データ
レジスタ装置、３は主データ演算装置、４は主演算フラ
グ記憶装置、６は主データメモリ装置１、主データレジ
スタ装置２、主データ演算装置３、主演算フラグ記憶部
＠４より構成される主データ処理部、ｅはメモリ対応フ
ラグ記憶装置、７はメモリ対応ポインタ記憶装置、８は
レジスタ対応フラグ記憶装置、９はレジスタ対応ポイン
タ記憶装置、１０はメモリ対応フラグ記憶装置θ、メモ
リ対応ポインタ記憶装置７、レジスタ対応フラグ記憶装
置８、レジスタ対応ポインタ記憶装置９よシ構成される
オーバーフロー記憶部、１１は要素メモリ装置、１２は
要素レジスタ装置、１３は要素演算装置、１４は要素演
算フラグ記憶装置、１６は要素メモリ装置１１、要素レ
ジスタ装置１２、要素演算装置１３、要素演算フラグ記
憶装置１４より構成される複数の要素処理部、１６はデ
ータ制御装置である。

以上のように構成されたデータ処理装置につき、以下第
１図および第２図を用いてその動作を説明する。

まず、第２図は上記実施例のデータ処理装置において、
アドレス値が単位アドレス記憶域の制限を越えたリスト
データの記憶方法を示す図である。

第２図において１は主メモリ装置、６はメモリ対応フラ
グ記憶装置、７はメモリ対応ポインタ記憶装置、１１は
要素メモリ装置、１７はリスト識別アドレス、１８は要
素アドレス部、１９はバリュー部、２ｏは単位アドレス
記憶域であり格納できる最大アドレス値をＮとする。さ
らに、２１はフラグ記憶域、２２はポインタ記憶域、２
３はバリュー記憶域である。メモリ対応ポインタ記憶装
置７の各ポインタ記憶域２２と要素メモリ装置１１の同
じアドレスの各単位アドレス記憶域２０とバリュー記憶
域２３は対応し、メモリ対応ポインタ記憶装置７の各ポ
インタ記憶域２２とメモリ対応フラグ記憶域６の各フラ
グ記憶域２１も対応する。

同様に、第１図においてレジスタ対応フラグ記憶装置８
とレジスタ対応ポインタ記憶装置９と各要素レジスタ装
置１２も対応関係を持つ。

リストを構成する複数の要素データのアドレス値が、全
て単位アドレス記憶域の最大アドレスの制限内に収まる
場合には、そのリストのリスト識別アドレス１７のポイ
ンタが・さすフラグ記憶域２１の値は０であり、他は要
素データの記憶方法、処理方法は従来例と同じである。

リストを構成する要素データのうち、そのアドレス値が
、単位アドレス記憶域の最大アドレスの制限内に収まら
ない要素データが存在する場合、そのリストのす°スト
識別アドレス１７のポインタがさすフラグ記憶域２１の
値は１であり、最大アドレス値に収まる単位アドレス記
憶域２Ｑばかりを持つ要素アドレス部１８の要素も、最
大アドレス値に収まらない単位アドレス記憶域を持つ要
素アドレス部１８の要素も、その要素のバリューは、従
来と同じくそのリストのリスト識別アドレス１７のさす
バリュー部１９に持つ。さらに、リスト識別アドレス１
７のさすフラグ記憶域２１に対応するポインタ記憶域２
２には、要素データの単位アドレス記憶域の最大値Ｎを
越えたアドレスの越えた値を記憶する要素メモリ装置１
１のアドレスが誓かれている。このアドレス値と同一の
各要素メモリ装置１１のアドレスには、同じ要素メモリ
装置の要素データのアドレス部１８の単位アドレス記憶
域２ｏに対応する単位アドレス記憶域２ｏに最大値Ｎを
越えたアドレス値をＮと越えた値にわけて記憶する。わ
けた値がさらに単位アドレス記憶域の最大値Ｎを越えた
場合、さらにポインタ記憶域２２がさすフラグ記憶域２
１を１にし、そのフラグ記憶域２１に対応するポインタ
記憶域２２に要素データの単位アドレス記憶域２ｏのア
ドレス値をＮと越えた値にわけて記憶し、その値を記憶
する要素メモリ装置１１のアドレスを設定する。

これを繰返すことにより、アドレス値の大きなリストを
処理することができる。

このように、単位アドレス記憶域２０で記憶できないア
ドレス値をオーバーフロー記憶部１ｏにより、１つのア
ドレスについて複数の単位アドレス記憶域２ｏを持てる
ようにし、それらのアドレス値をたすことにより、大き
なアドレス値に対応したものである。

したがって上記の構成によって、任意のアドレス値のリ
ストデータを処理できる。

また、単位アドレス記憶域２０を複数使って１つのアド
レスを表現する場合、各単位アドレス記憶域２０の値に
重み付けをしたほうが、少ない個数の単位アドレス記憶
域２ｏでアドレスが表現でき効率的である。たとえば、
ある単位アドレス記憶域２ｏの値１は８で、またある単
位アドレス記憶域２０の値１は、θ４と表現することも
できる。

第１図において、要素演算装置１３の演算結果は、要素
演算フラグ記憶装置１４に格納される。

データ制御装置１６は、すべての要素演算フラグ記憶装
置１３に格納された演算結果を読み出し論理和を取り主
演算フラグ記憶装置３にその論理和の結果を書き込む。

要素演算フラグ記憶装置１３、主演算フラグ記憶装置３
に演算結果を残すことにより、次の演算でその結果を利
用できる。

発明の効果 以上のように本発明は、リストデータをノードの位置を
示すアドレス部とデータ値へのリファレンスを示すバリ
ュー部とで構成した表形式のデータとして記憶する要素
メモリ装置と、上記表形式データの要素を転送して記憶
するアドレス部とバリュー部からなる要素レジスタ装置
と、上記要素レジスタ装置に記録された要素に演算を行
なう要素演算装置と、上記要素演算装置の演算結果を格
納する要素演算フラグ記憶装置から構成される複数の要
素データ処理部と、リストデータの識別情報と非リスト
データを記憶する主データメモリ装置と、上記主データ
メモリ装置に記憶されたリストデータの識別情報と非リ
ストデータを転送して記憶する主データレジスタ装置と
、上記主データレジスタ装置に記録されたリストデータ
の識別情報と非リストデータに演算を行なう主データ演
算装置と、上記主データ演算装置の演算結果や上記要素
演算フラグ記憶装置の論理和を格納する主演算フラグ記
憶装置から構成される主データ処理部と、上記要素レジ
スタ装置にアドレス値がオーバーフローしている要素が
あることを示すフラグを記憶するレジスタ対応フラグ記
憶装置とオーバーフローしたアドレス値の拡張部分の記
憶場所を示すポインタを記憶するレジスタ対応ポインタ
記憶装置と、上記要素メモリ装置にアドレス値がオーバ
ーフローしている要素があることを示すフラグを記憶す
るメモリ対応フラグ記憶装置とオーバーフローしたアド
レス値の拡張部分の記憶場所を示すポインタを記憶する
メモリ対応ポインタ記憶装置とから構成されるオーバー
フロー記憶部と、上肥土データ処理部と上記複数の要素
データ処理部と上記オーバーフロー記憶部間の処理の制
御を行ない、すべての要素演算フラグ記憶装置に格納さ
れた演算結果を読み出し論理和を取シ主演算フラグ記憶
装置に論理和の結果を書き込むデータ制御部を具備し、
リストのアドレス値による制限をなくシ、アドレス値の
大きなリストを処理することができるようにし、演算結
果を残し次の演算で利用できるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるデータ処理装置の構
成図、第２図は本発明の一実施例におけるデータ処理装
置でのアドレス値が単位アドレス記憶域の制限を越えた
リストデータの記憶方法を示す図、第３図はリストデー
タの表形式表現の一例を示す図、第４図は従来のデータ
処理装置の構成図、第６図は従来例における主データメ
モリ装置と要素メモリ装置との関係を示す図である。 １・・・・・・主データメモリ装置、２・・・・・・主
データレジスタ装置、３・・・・・・主データ演算装置
、４・・・・・・主演算フラグ記憶装置、５・・・・・
・主データ処理部、６・・・・・・レジスタ対応フラグ
記憶装置、７・・・・・・レジスタ対応ポインタ記憶装
置、８・・・・・・メモリ対応フラグ記憶装置、９・・
・・・・メモリ対応ポインタ記憶装置、１ｏ・・・・・
・オーバーフロー記憶部、１１・・・・・・要素メモリ
装置、１２・・・・・・要素レジスタ装置、１３・・・
・・・要素演算装置、１４・・・・・・要素演算フラグ
記憶装置、１５・・・・・・要素処理部、１６・・・・
・・データ制御装置。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名−−
一一一−−−一一−一一一一−−１第 図 ノ （Ａ　（Ｂ（Ｃ））り） 脩 図

Claims (1)

【特許請求の範囲】
1. リストデータをノードの位置を示すアドレス部とデータ
   値へのリファレンスを示すバリュー部とで構成した表形
   式のデータとして記憶する要素メモリ装置と、上記表形
   式データの要素を転送して記憶するアドレス部とバリュ
   ー部からなる要素レジスタ装置と、上記要素レジスタ装
   置に記録された要素に演算を行なう要素演算装置と、上
   記要素演算装置の演算結果を格納する要素演算フラグ記
   憶装置から構成される複数の要素データ処理部と、リス
   トデータの識別情報と非リストデータを記憶する主デー
   タメモリ装置と、上記主データメモリ装置に記憶された
   リストデータの識別情報と非リストデータを転送して記
   憶する主データレジスタ装置と、上記主データレジスタ
   装置に記録されたリストデータの識別情報と非リストデ
   ータに演算を行なう主データ演算装置と、上記データ演
   算装置の演算結果や上記要素演算フラグ記憶装置の論理
   和を格納する主演算フラグ記憶装置から構成される主デ
   ータ処理部と、上記要素レジスタ装置にアドレス値がオ
   ーバーフローしている要素があることを示すフラグを記
   憶するレジスタ対応フラグ記憶装置とオーバーフローし
   たアドレス値の拡張部分の記憶場所を示すポインタを記
   憶するレジスタ対応ポインタ記憶装置と、上記要素メモ
   リ装置にアドレス値がオーバーフローしている要素があ
   ることを示すフラグを記憶するメモリ対応フラグ記憶装
   置とオーバーフローしたアドレス値の拡張部分の記憶場
   所を示すポインタを記憶するメモリ対応ポインタ記憶装
   置とから構成されるオーバーフロー記憶部と、上記主デ
   ータ処理部と上記複数の要素データ処理部と上記オーバ
   ーフロー記憶部間の処理の制御を行ない、すべての要素
   演算フラグ記憶装置に格納された演算結果を読み出し論
   理和を取り主演算フラグ記憶装置に論理和の結果を書き
   込むデータ制御部を具備したことを特徴とするデータ処
   理装置。