JPH02158282A - Adaptive type noise suppressor - Google Patents

Adaptive type noise suppressor

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JPH02158282A
JPH02158282A JP63311977A JP31197788A JPH02158282A JP H02158282 A JPH02158282 A JP H02158282A JP 63311977 A JP63311977 A JP 63311977A JP 31197788 A JP31197788 A JP 31197788A JP H02158282 A JPH02158282 A JP H02158282A
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JP
Japan
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circuit
video signal
signal
edge
output
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Application number
JP63311977A
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Japanese (ja)
Inventor
Akio Sasai
明夫 笹井
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

PURPOSE:To reduce the appearance of the edge of an object with low level difference between frames as an after-image on a screen by detecting an edge from a video signal of one preceding frame for an input signal, and prohibiting noise suppression in the neighborhood of the edge in the video signal of one preceding frame. CONSTITUTION:The suppressor is comprised of an input terminal 1, a switching circuit 2, a frame memory 3, a delay circuit 4, a first subtraction circuit 5, a fixed memory circuit 3, a second subtraction circuit 7, an edge detection circuit 8, and a detecting signal extension circuit 9. And the edge is detected by the video signal of one preceding frame, and the noise suppression in the neighborhood of the edge in the video signal of one preceding frame is prohibited. In such a way, it is possible to reduce the appearance of the edge of the object generating the low level difference between the frames as the after-image on the screen.

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、テレビジョン受像機において。[Detailed description of the invention] [Industrial application field] This invention relates to a television receiver.

映像信号の雑音を抑圧する雑音抑圧装置に関するもので
ある。
The present invention relates to a noise suppression device that suppresses noise in a video signal.

[従来の技術] 第10図は1例えば一般に考えられる従来の雑音抑圧装
置の構成を示すブロック図である1図において、(1)
はディジタル映像信号を入力する入力端子、(3)は雑
音を抑圧された映像信号を1フレーム遅延させるフレー
ムメモリ、(5)は第1の減算回路であって、入力端子
(1)より入力される映像信号からフレームメモリ(3
)より出力される映像信号を減算する。(6)は固定記
憶回路であって、第1の減算回路(5)より出力される
差分信号を入力し、この信号を非線形な特性で変換して
雑前押圧信号を出力する。(7)は第2の減算回路であ
って、入力端子(1)より入力される映像信号から固定
記憶回路(6)より出力される雑音抑圧信号を減算する
。(10)は出力端子であって、減算回路(7)より出
力される雑音を抑圧された映像信号を外部に出力する。
[Prior Art] FIG. 10 is a block diagram showing the configuration of a generally considered conventional noise suppression device. In FIG. 1, (1)
is an input terminal for inputting a digital video signal, (3) is a frame memory for delaying the noise-suppressed video signal by one frame, and (5) is a first subtraction circuit, which is input from the input terminal (1). frame memory (3
) is subtracted from the output video signal. (6) is a fixed memory circuit which inputs the difference signal output from the first subtraction circuit (5), converts this signal with non-linear characteristics, and outputs a general press signal. (7) is a second subtraction circuit that subtracts the noise suppression signal output from the fixed storage circuit (6) from the video signal input from the input terminal (1). (10) is an output terminal, which outputs the noise-suppressed video signal output from the subtraction circuit (7) to the outside.

第11図は従来の雑音抑圧装置における固定記憶回路の
入出力特性を示す図である。
FIG. 11 is a diagram showing the input/output characteristics of a fixed memory circuit in a conventional noise suppression device.

従来の雑音抑圧装置は上記のように構成され。A conventional noise suppression device is configured as described above.

入力端子(1)より入力された映像信号(101)は。The video signal (101) input from the input terminal (1) is.

第1および第2の減算回路(5)、(7)に入力される
。また、第1の減算回路(5)には、 f&述する雑音
が抑圧され1フレーム遅延した映像信号(102)も入
力される。第1の減算回路(5)は、入力端子(1)よ
り入力された映像信号(101)からフレームメモリ(
3)より出力された映像信号(102)を減算し、差、
分信号(103)を出力する。固定記憶回路(6)は、
差分信号(103)を入力し2例えば第11図に示すよ
うな入出力特性で差分信号を変換し、雑音抑圧信号(1
04)として出力する。
It is input to the first and second subtraction circuits (5) and (7). Further, the first subtraction circuit (5) is also inputted with a video signal (102) in which the noise described in f& is suppressed and delayed by one frame. The first subtraction circuit (5) converts the video signal (101) input from the input terminal (1) into the frame memory (
3) Subtract the output video signal (102) from
A minute signal (103) is output. The fixed memory circuit (6) is
The difference signal (103) is inputted, the difference signal is converted with input/output characteristics as shown in FIG.
04).

第2の減算回路(7)は、入力端子(1)より入力され
た映像信号(101)から固定記憶回路(6)より出力
された雑音抑圧信号(104)を減算し、雑音が抑圧さ
れた映像信号(105)が出力される。そして、フレー
ムメモリ〈3)は、この雑音が抑圧された映像信号(1
05)が入力され、1フレーム遅延し雑音が抑圧された
映像信号(102)を出力する。また、出力端子(10
)は、雑音が抑圧された映像信号(105)を外部に出
力する。これにより映像信号に混入しているレベルの小
さい雑音は抑圧される。
The second subtraction circuit (7) subtracts the noise suppression signal (104) output from the fixed storage circuit (6) from the video signal (101) input from the input terminal (1), so that the noise is suppressed. A video signal (105) is output. Then, the frame memory <3) stores the video signal (1) in which this noise has been suppressed.
05) is input, and outputs a video signal (102) delayed by one frame and with noise suppressed. In addition, the output terminal (10
) outputs the noise-suppressed video signal (105) to the outside. This suppresses low-level noise mixed into the video signal.

[発明が解決しようとする課題] 上記のような従来の雑音抑圧装置では1画像がシーンチ
ェンジしたような場合、フレーム間で小さいレベル差の
生じた物体のエツジが残像として画面に現れるという問
題点があった。
[Problem to be solved by the invention] In the conventional noise suppression device as described above, when one image changes scene, the edges of objects with small level differences between frames appear on the screen as afterimages. was there.

この発明は、かかる問題点を解決するためになされたも
ので、入力映像信号に対して1フレーム前の映像信号よ
りエツジを検出し、1フレーム前の映像信号におけるエ
ツジ周辺の雑音抑圧を禁止することにより、あるいは1
フレーム前の映像信号におけるエツジ周辺の雑音抑圧量
をエツジ検出信号の大きさに応じて減少させることによ
り。
This invention was made to solve this problem, and detects edges from the video signal one frame before the input video signal, and prohibits noise suppression around edges in the video signal one frame before. by or 1
By reducing the amount of noise suppression around edges in the video signal before the frame according to the magnitude of the edge detection signal.

フレーム間で小さいレベル差の生じた物体のエツジが残
像として画面に現れることを軽減する適応型雑音抑圧装
置を得ることを目的とする。
An object of the present invention is to obtain an adaptive noise suppression device that reduces the appearance of edges of objects with small level differences between frames as afterimages on the screen.

[課題を解決するための手段] この発明に係る適応型雑音′抑圧装置は、ディジタル映
像信号を入力とし、フレームメモリと。
[Means for Solving the Problems] An adaptive noise suppression device according to the present invention receives a digital video signal as an input and uses a frame memory.

減算回路と、固定記憶回路とにより前記映像信号の雑音
を抑圧する雑音抑圧装置において、前記映像信号のエツ
ジを検出するエツジ検出回路と、このエツジ検出回路で
検出されたエツジ信号を水平方向および垂直方向に伸長
する検出信号伸長回路と、この検出信号伸長回路の出力
信号によって入力映像信号と雑音を抑圧された映像信号
とを切り替えるスイッチ回路とを備えたものである。
A noise suppression device that suppresses noise in the video signal using a subtraction circuit and a fixed storage circuit includes an edge detection circuit that detects edges of the video signal, and an edge signal detected by the edge detection circuit that is horizontally and vertically This device includes a detection signal expansion circuit that expands in the direction, and a switch circuit that switches between an input video signal and a noise-suppressed video signal using the output signal of the detection signal expansion circuit.

この他の発明に係る適応型雑音抑圧装置は。This is an adaptive noise suppression device according to another invention.

ディジタル映像信号を入力とし、フレームメモリと、減
算回路と、固定記憶回路とにより前記映像信号の雑音を
抑圧する雑音抑圧装置において、前記映像信号のエツジ
を検出するエツジ検出回路と。
An edge detection circuit that detects edges of the video signal in a noise suppression device that receives a digital video signal and suppresses noise in the video signal using a frame memory, a subtraction circuit, and a fixed storage circuit.

このエツジ検出回路で検出されたエツジ信号を水平方向
および垂直方向に伸長する検出信号伸長回路と、この検
出信号伸長回路の出力信号の大きさに応じて入力映像信
号と雑音を抑圧された映像信号との混合比を可変にする
混合回路とを備えたちである。
A detection signal expansion circuit that expands the edge signal detected by this edge detection circuit in the horizontal and vertical directions, and an input video signal and a video signal with noise suppressed depending on the magnitude of the output signal of this detection signal expansion circuit. It is equipped with a mixing circuit that makes the mixing ratio variable.

[作用] この発明においては、入力信号に対して1フレーム前の
映像信号よりエツジを検出し、1フレーム前の映像信号
におけるエツジ周辺の雑音抑圧を禁止することにより、
フレーム間でレベル差の小さい物体のエツジが残像とし
て画面に現れることを軽減する。
[Operation] In the present invention, edges are detected from the video signal one frame before the input signal, and noise suppression around edges in the video signal one frame before is prohibited.
To reduce the appearance of edges of objects with small level differences between frames as afterimages on the screen.

この他の発明においては、入力信号に対して1フレーム
前の映像信号よりエツジを検出し、1フレーム前の映像
信号におけるエツジ周辺の雑音抑圧量をエツジ検出信号
の大きさに応じて減少させることにより9フレ一ム間で
レベル差の小さい物体のエツジが残像として画面に現れ
ることを軽減する。
In this other invention, edges are detected from a video signal one frame before the input signal, and the amount of noise suppression around edges in the video signal one frame before is reduced in accordance with the magnitude of the edge detection signal. This reduces the appearance of edges of objects with small level differences between nine frames as afterimages on the screen.

[実施例] 第1図はこの発明の一実施例による雑音抑圧装置の構成
を示すブロック図である0図において。
[Embodiment] FIG. 1 is a block diagram showing the configuration of a noise suppression device according to an embodiment of the present invention.

(1)はディジタル映像信号を入力する入力端子。(1) is an input terminal for inputting digital video signals.

(2)はスイッチ回路であって、入力端子(1)より入
力される映像信号と第2の減算回路(7)より出力され
る雑音を抑圧した映像信号を切り替える。
(2) is a switch circuit that switches between the video signal input from the input terminal (1) and the noise-suppressed video signal output from the second subtraction circuit (7).

(3)はフレームメモリであって、その入力側がスイッ
チ回路(2)と接続され、ta音を抑圧された映像信号
を1フレーム遅延させる。(4)は遅延回路であって、
フレームメモリ(3)より出力される映像信号の遅延量
を合わせる。(5)は第1の減算回路であって、入力端
子(1)より入力される映像信号から遅延回路(4)よ
り出力された映像信号を減算する。(6)は固定記憶回
路であって、第1の減算回路(5)より出力される差分
信号が入力され。
(3) is a frame memory whose input side is connected to the switch circuit (2), and delays the video signal in which the TA sound has been suppressed by one frame. (4) is a delay circuit,
Adjust the delay amount of the video signal output from the frame memory (3). (5) is a first subtraction circuit that subtracts the video signal output from the delay circuit (4) from the video signal input from the input terminal (1). (6) is a fixed storage circuit to which the difference signal output from the first subtraction circuit (5) is input.

この信号を非線形な特性で変換して雑音抑圧信号を出力
する。(7)は第2の減算回路であって、入力端子(1
)より入力される映像信号から固定記憶回路(6)より
出力される雑音抑圧信号を減算する。
This signal is converted with nonlinear characteristics and a noise suppressed signal is output. (7) is a second subtraction circuit, which has an input terminal (1
) The noise suppression signal output from the fixed storage circuit (6) is subtracted from the video signal input from the fixed storage circuit (6).

(8)はエツジ検出回路であって、フレームメモリ(3
)より出力される映像信号の水平方向および垂直方向の
エツジを検出する。(9)は検出信号伸長回路であって
、エツジ検出回路(8)より出力されたエツジ検出信号
を水平方向および垂直方向に伸長する。(10)は出力
端子であって、スイッチ回路(2)より出力され雑音が
抑圧された映像信号を外部に出力する。
(8) is an edge detection circuit, which is a frame memory (3
) detects edges in the horizontal and vertical directions of the video signal output from the video signal. (9) is a detection signal expansion circuit that expands the edge detection signal output from the edge detection circuit (8) in the horizontal and vertical directions. (10) is an output terminal, which outputs the noise-suppressed video signal output from the switch circuit (2) to the outside.

上記のように構成された適応型雑音抑圧装置において、
入力端子(1)より入力された映像信号(201)は、
スイッチ回路(2)および第1の減算回路(5)に入力
される。また、第1の減算回路(5)には、後述される
雑音が抑圧され1フレーム遅延された映像信号(202
>も入力される。第1の減算回路(5)は、入力端子(
1)より入力された映像信号(201)から遅延回路(
4)よう出力された映像信号(202)を減算し、差分
信号(203>を出力する。固定記憶回路(6)は、差
分信号(203)を入力し、従来例と同様に第11図に
示すような入出力特性で差分信号を変換し、雑音抑圧信
号(204)として出力する。第2の減算回路(7)は
入力端子〈1)より入力された映像信号(201)から
固定記憶回路(6)より出力された雑音抑圧信号(20
4)を減算し、雑音が抑圧された映像信号(205)が
出力される。スイッチ回路(2)は後述する検出信号伸
長回路(9)より出力されるエツジ検出信号(209)
によって制御され、エツジ検出信号(209)がある場
合は、入力端子(1)より入力された映像信号(201
)を選択し、エツジ検出信号(209)がない場合は、
第2の減算回路(7)より出力され雑音が抑圧された映
像信号(205)を選択する。そして、これを雑音が抑
圧された映像信号(206)としてフレームメモリ(3
)および出力端子(10)に出力する。フレームメモリ
(3)は雑音が抑圧された映像信号(206)を1フレ
ーム遅延して、1フレーム遅延され雑音が抑圧された映
像信号(207)を出力する。エツジ検出回路(8)は
、フレームメモリ(3)より出力された映像信号(20
7)から水平方向および垂直方向の検出する。
In the adaptive noise suppression device configured as above,
The video signal (201) input from the input terminal (1) is
It is input to the switch circuit (2) and the first subtraction circuit (5). The first subtraction circuit (5) also receives a video signal (202
> is also input. The first subtraction circuit (5) has an input terminal (
1) from the video signal (201) input from the delay circuit (
4) Subtracts the output video signal (202) and outputs a difference signal (203>).The fixed storage circuit (6) inputs the difference signal (203) and, as in the conventional example, The difference signal is converted with the input/output characteristics as shown, and outputted as a noise suppression signal (204).The second subtraction circuit (7) converts the video signal (201) input from the input terminal (1) into a fixed storage circuit. (6) The noise suppression signal (20
4) and a noise-suppressed video signal (205) is output. The switch circuit (2) receives an edge detection signal (209) output from a detection signal extension circuit (9) which will be described later.
If there is an edge detection signal (209), the video signal (201
) and if there is no edge detection signal (209),
The noise-suppressed video signal (205) output from the second subtraction circuit (7) is selected. This is then stored as a noise-suppressed video signal (206) in the frame memory (3).
) and the output terminal (10). The frame memory (3) delays the noise-suppressed video signal (206) by one frame, and outputs a one-frame delayed, noise-suppressed video signal (207). The edge detection circuit (8) receives the video signal (20
7) Detect horizontal and vertical directions.

この回路は例えば第2図のような回路が考えられる。フ
レームメモリ(3)より出力された映像信号(207)
は、1ライン遅延回路(801)および加算回路(80
3)に入力される。この1ライン遅延回路(801)は
映像信号(207)を1ライン遅延し、第4図(b)に
示すような映像信号(301)を出力する。1ライン遅
延回路(802)は1ライン遅延回路(801)より出
力された映像信号(301)を1ライン遅延し、第4図
(c)に示すような映像信号(302)を出力する。加
算回路(803)は。
For example, a circuit as shown in FIG. 2 can be considered as this circuit. Video signal (207) output from frame memory (3)
is a 1-line delay circuit (801) and an adder circuit (80
3) is input. This one line delay circuit (801) delays the video signal (207) by one line and outputs the video signal (301) as shown in FIG. 4(b). The 1-line delay circuit (802) delays the video signal (301) output from the 1-line delay circuit (801) by 1 line, and outputs the video signal (302) as shown in FIG. 4(c). The addition circuit (803) is.

映像信号(207)と1ライン遅延回路(802>より
出力された映像信号(302>を加算し、第4図(d)
に示すような映像信号(303)を出力する。
The video signal (207) and the video signal (302> output from the 1-line delay circuit (802>) are added, and the result shown in FIG. 4(d) is
A video signal (303) as shown in FIG.

1/2倍回路(804)は加算回路(803)より出力
された映像信号(303)を1/2倍し、第4図(e)
に示すような映像信号(304)を出力する。
The 1/2 times circuit (804) multiplies the video signal (303) outputted from the adder circuit (803) by 1/2, as shown in FIG. 4(e).
A video signal (304) as shown in FIG.

減算回路(805)は1ライン遅延回路(801)より
出力された映像信号(301)から1/2倍回路(80
4)より出力された映像信号(304)を減算し、第4
図(f)に示すようなエツジ信号(305)を出力する
。上述の回路(801)〜(805)の動作により垂直
方向の工・ソジを検出する。1サンプル遅延回路(80
6)は後述する水平方向のエツジ検出との位置合わせを
するための遅延同化で、減算回路(805)より出力さ
れたエツジ信号(305)を1サンプル遅延させ、エツ
ジ信号(306)を出力する0次に、1サンプルに延回
路(807)は1ライン遅延回路(801)より出力さ
れた映像信号(301,)を1サンプル遅延し、第5図
(b)に示すような映像信号(307)を出力する。1
サンプル遅延回路(808)は1サンプル遅延回路(8
07)より出力された映像信号(307)を1サンプル
遅延し、第5図(c)に示すような映像信号(308)
を出力する。加算回路(809)は1ライン遅延回路(
801)より出力された映像信号(301)と1サンプ
ル遅延回路(808)より出力された映像信号(308
)を加算し、第5y図(d)に示すような映像信号(3
09)を出力する。17′2倍回路(810)は5加算
回路(809)より出力された映像信号(309)を1
/2倍し、第5図(e)に示すような映像信号(310
)を出力する。減算回路(811)は1サンプル遅延回
路(807)より出力された映像信号(307)から1
y2倍回路(810)より出力された映像信号(310
)を減算し、第5図(f)に示すようなエツジ信号(3
1,1>を出力する。上述の回n(807)〜(811
)の動作により水平方向のエツジを検出する。(し7て
、固定記憶回路(812)には、1サンプル遅角回路(
806)より出力されたエツジ信号(306)、例えば
第6図(a>のようなエツジ信号が入力され、また減算
回路(811)より出力されたエツジ信号(311)、
例えば第6図(e)のようなエツジ信号が入力される。
The subtraction circuit (805) converts the video signal (301) output from the 1-line delay circuit (801) into a 1/2 times circuit (80
4) Subtract the output video signal (304) from the fourth
An edge signal (305) as shown in Figure (f) is output. Vertical machining/sodging is detected by the operation of the circuits (801) to (805) described above. 1 sample delay circuit (80
6) is delay assimilation for alignment with horizontal edge detection, which will be described later, and delays the edge signal (305) output from the subtraction circuit (805) by one sample, and outputs the edge signal (306). Next, the one-sample delay circuit (807) delays the video signal (301,) output from the one-line delay circuit (801) by one sample, resulting in a video signal (307,) as shown in FIG. 5(b). ) is output. 1
The sample delay circuit (808) is a one-sample delay circuit (808).
07) is delayed by one sample to produce a video signal (308) as shown in Figure 5(c).
Output. The adder circuit (809) is a one-line delay circuit (
The video signal (301) output from the 1-sample delay circuit (801) and the video signal (308) output from the 1-sample delay circuit (808)
), and the video signal (3
09) is output. 17' The double circuit (810) converts the video signal (309) output from the 5 adder circuit (809) into 1
/2 times the video signal (310
) is output. The subtraction circuit (811) extracts 1 from the video signal (307) output from the 1 sample delay circuit (807).
The video signal (310) output from the y2x circuit (810)
), the edge signal (3
Outputs 1,1>. The above-mentioned times n (807) to (811
) to detect edges in the horizontal direction. (7) The fixed memory circuit (812) includes a 1-sample retard circuit (
The edge signal (306) outputted from the subtractor circuit (806), for example, the edge signal shown in FIG.
For example, an edge signal as shown in FIG. 6(e) is input.

固定記憶回路(812)は、第6図(a)、(c)のよ
うな閾値により水平方向および垂直方向のエツジの有無
を判定する。そして、第6図(b)、(d)のような水
平方向と垂直方向のエツジを検出し、これらの論理和を
とりエツジ検出信号(208>とし、て出力される0次
に、検出信号伸長回路(9)はエツジ検出回1(8)よ
り出力されたエツジ検出信号(208)を水平方向およ
び垂直方向に伸長し、スイッチ回路(2)にエツジ検出
信号(209)として出力する。この回路の構成は例え
ば第3図のような回路が考えられる。エツジ検出回路(
8)より出力されたエツジ検出信号(208>は1ライ
ン遅延回路(901)と、オア回路(903>に入力さ
れる。1ライン遅延回路(901)はエツジ検出信号(
208)を1ライン遅延し、エツジ検出信号(401)
を出力する。
The fixed storage circuit (812) determines the presence or absence of edges in the horizontal and vertical directions using threshold values as shown in FIGS. 6(a) and 6(c). Then, edges in the horizontal and vertical directions as shown in FIG. 6(b) and (d) are detected, and the logical sum of these is taken as an edge detection signal (208>), which is output as the zero-order detection signal. The expansion circuit (9) expands the edge detection signal (208) output from the edge detection circuit 1 (8) in the horizontal and vertical directions and outputs it to the switch circuit (2) as an edge detection signal (209). For example, the circuit configuration may be as shown in Figure 3.Edge detection circuit (
The edge detection signal (208> output from 8) is input to the 1-line delay circuit (901) and the OR circuit (903>.
208) is delayed by one line, and the edge detection signal (401) is
Output.

1ライン遅延回路(902>は1ライン遅延回路(90
1)より出力されたエツジ検出信号(401)を1ライ
ン遅延し、エツジ検出信号(402)を出力する。オア
回路(903)は、エツジ検出信号(208)と、1ラ
イン遅延回路<901)より出力されたエツジ検出信号
(401)と、1ライン遅延回路(902)より出力さ
れたエツジ検出信号(402)とを入力し、これらの論
理和をとり、エツジ検出信号<403)を出力する。上
述の回路(901)〜(903)の動作により垂直方向
に伸長したエツジ検出信号が得られる1次に、オア回路
(903)より出力されたエツジ検出信号(403)は
1サンプル遅延回路(904)と、オア回路(906)
とに入力される。1サンプル遅延回路(904)はオア
回路(903>より出力された工、ツジ検出信号(40
3)を1サンプル遅延し、エツジ検出信号(404)を
出力する。1サンプル遅延回路(905)は1サンプル
遅延回路<904)より出力されたエツジ検出信号(4
04)を1サンプル遅延し、エツジ検出信号(405)
を出力する。オア回路<906)は。オア回路(903
)より出力されたエツジ検出信号(403)と、1サン
プル遅延回路(904)より出力されたエツジ検出信号
(404”Iと、1サンプル遅延回路(905)より出
力されたエツジ検出信号〈405)とを入力し、これら
の論理和をとり、エツジ検出信号(209)を出力する
。上述の回路(904)〜(906)の動作により水平
方向に伸長したエツジ検出信号が得られる。そして、ス
イッチ回路(2)にエツジ検出信号(209>が入力さ
れ、前述のようにスイッチ回路(2)が動作し、エツジ
信号がある場合は、出力端子(10)は入力端子(1)
より入力された映像信号を出力し、エツジ信号がない場
合は、第2の減算回路(7)より出力された雑音が抑圧
された映像信号を出力する。また、遅延回路(4)は前
記エツジ検出回路(8)と、検出信号伸長回路(9)の
遅延時間を補償している。
1 line delay circuit (902> is 1 line delay circuit (90
The edge detection signal (401) output from 1) is delayed by one line, and an edge detection signal (402) is output. The OR circuit (903) receives the edge detection signal (208), the edge detection signal (401) output from the 1-line delay circuit (<901), and the edge detection signal (402) output from the 1-line delay circuit (902). ) are input, the logical sum of these is taken, and an edge detection signal <403) is output. The edge detection signal (403) outputted from the OR circuit (903) is output from the primary OR circuit (903) in which an edge detection signal expanded in the vertical direction is obtained by the operation of the circuits (901) to (903) described above. ) and OR circuit (906)
is input. The 1-sample delay circuit (904) receives the output signal (40) from the OR circuit (903).
3) is delayed by one sample, and an edge detection signal (404) is output. The 1 sample delay circuit (905) receives the edge detection signal (4) output from the 1 sample delay circuit <904).
04) is delayed by one sample, and the edge detection signal (405) is
Output. OR circuit <906) is. OR circuit (903
), an edge detection signal (404''I) output from the 1-sample delay circuit (904), and an edge detection signal <405) output from the 1-sample delay circuit (905). are input, their logical sum is taken, and an edge detection signal (209) is output. By the operation of the circuits (904) to (906) described above, an edge detection signal expanded in the horizontal direction is obtained. When the edge detection signal (209> is input to the circuit (2), the switch circuit (2) operates as described above, and there is an edge signal, the output terminal (10) is connected to the input terminal (1).
If there is no edge signal, the noise-suppressed video signal output from the second subtraction circuit (7) is output. Further, the delay circuit (4) compensates for the delay time of the edge detection circuit (8) and the detection signal expansion circuit (9).

また、上記スイッチ回路(2)の代わりに第7図のよう
に混合回路(2a)を設けることによっても前述と同様
にフレーム間でレベル差の小さい物体のエツジが残像と
して画面に現れることを軽減できる。この場合、出力端
子(10)は、エツジ検出信号(209)が大きい場合
は、入力端子(1)より入力された映像信号(201)
の混合比を大きくして雑音の抑圧量を少なくした映像信
号(206)を出力し9またエツジ検出信号(209)
が小さい場合は、第2の減算回路(7)より出力された
雑音が抑圧された映像信号(205)の混合比を大きく
して雑音の抑圧量を多くした映像信号(206>を出力
する。
Also, by providing a mixing circuit (2a) as shown in Fig. 7 in place of the switch circuit (2), it is possible to reduce the appearance of edges of objects with small level differences between frames on the screen as afterimages, as described above. can. In this case, if the edge detection signal (209) is large, the output terminal (10) outputs the video signal (201) input from the input terminal (1).
A video signal (206) with a large mixing ratio and a reduced amount of noise suppression is output, and an edge detection signal (209) is output.
If is small, the mixing ratio of the noise-suppressed video signal (205) output from the second subtraction circuit (7) is increased to output a video signal (206>) in which the amount of noise suppression is increased.

さらに、他の実施例の場合、上記第3図のオア回路の代
わりに第8図ように最大値回路(903a)、(906
a)が設けられる。この場合、第2図の固定記憶回路(
812)には、1サンプル遅延回路(806)より出力
されたエツジ信号(306)が入力され、また減算回路
(811)より出力されたエツジ信号(311)が入力
される。固定記憶回路(812>は、水平方向のエツジ
信号(306)と。
Furthermore, in the case of another embodiment, the maximum value circuit (903a), (906
a) is provided. In this case, the fixed memory circuit (
The edge signal (306) output from the 1-sample delay circuit (806) is input to 812), and the edge signal (311) output from the subtraction circuit (811) is also input. The fixed storage circuit (812>) stores a horizontal edge signal (306).

垂直方向のエツジ信号(311)の最大値をとり。Take the maximum value of the vertical edge signal (311).

例えば第9図に示すような入出力特性でエツジ信号を変
換し、エツジ検出信号(208)を出力するという動作
が行われる。
For example, an operation is performed in which an edge signal is converted with input/output characteristics as shown in FIG. 9, and an edge detection signal (208) is output.

以上の実施例のいずれの動作によっても1画像がシーン
チェンジしたような場合、フレーム間で小さいレベル差
を生じた物体のエツジが残像として画面に現れることを
軽減する。
When one image undergoes a scene change by any of the operations in the embodiments described above, edges of objects with small level differences between frames are prevented from appearing on the screen as afterimages.

[発明の効果] この発明は以上説明したとおり、ディジタル映像信号を
入力とし、フレームメモリと、減算回路と、固定記憶回
路とにより前記映像信号の雑音を抑圧する雑音抑圧装置
において、前記映像信号のエツジを検出するエツジ検出
回路と、このエツジ検出回路で検出されたエツジ信号を
水平方向および垂直方向に伸長する検出信号伸長回路と
、この検出信号伸長回路の出力信号によって入力映像信
号と雑音を抑圧された映像信号とを切り替えるスイッチ
回路とを備え、1フレーム前の映像信号によりエツジを
検出し、1フレーム前の映像信号におけるエツジ周辺の
雑音抑圧を禁止するようにしたので、フレーム間で小さ
いレベル差の生じた物体のエツジが残像として画面に現
れることを軽減する効果がある。
[Effects of the Invention] As described above, the present invention provides a noise suppression device that receives a digital video signal as input and suppresses noise in the video signal using a frame memory, a subtraction circuit, and a fixed storage circuit. An edge detection circuit that detects edges, a detection signal expansion circuit that expands the edge signal detected by this edge detection circuit in the horizontal and vertical directions, and the output signal of this detection signal expansion circuit suppresses the input video signal and noise. Edges are detected using the video signal from the previous frame, and suppression of noise around edges in the video signal from the previous frame is prohibited, so that the level of noise between frames is small. This has the effect of reducing the appearance of edges of objects with differences on the screen as afterimages.

この他の発明は以上説明したとおり、ディジタル映像信
号を入力とし、フレームメモリと、減算回路と、固定記
憶回路とにより前記映像信号の雑音を抑圧する雑音抑圧
装置において、前記映像信号のエツジを検出するエツジ
検出回路と、このエツジ検出回路で検出されたエツジ信
号を水平方向および垂直方向に伸長する検出信号伸長回
路と。
As explained above, the other invention is a noise suppression device that receives a digital video signal as input and suppresses noise in the video signal using a frame memory, a subtraction circuit, and a fixed storage circuit, and detects edges of the video signal. and a detection signal expansion circuit that expands the edge signal detected by the edge detection circuit in the horizontal and vertical directions.

この検出信号伸長回路の出力信号の大きさに応じて入力
映像信号と雑音を抑圧された映像信号との混合比を可変
にする混合回路とを備え、lフレーム前の映像信号より
エツジを検出し、1フレーム前の映像信号におけるエツ
ジ周辺の雑音抑圧量をエツジ検出信号の大きさに応じて
減らすようにしたので、上述と同様な効果がある。
It is equipped with a mixing circuit that changes the mixing ratio of the input video signal and the noise-suppressed video signal according to the magnitude of the output signal of the detection signal expansion circuit, and detects edges from the video signal one frame before. , since the amount of noise suppression around edges in the video signal one frame before is reduced in accordance with the magnitude of the edge detection signal, the same effect as described above can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例による適応型雑音抑圧装置
の構成ブロック図、第2図は第1図のエツジ検出回路(
8)の構成ブロック図、第3図は第1図の検出信号伸長
回路(9)の構成ブロック図、第4図〜第6図は第2図
の各部の動作波形図、第7図はこの発明の他の実施例に
よる適応型雑音抑圧装置の構成ブロック図、第8図は第
7図の検出信号伸長回路(9)の構成ブロック図、第9
図は第2図の固定記憶回路(812)の入出力特性図、
第10図は従来の雑音抑圧装置の構成ブロック図、第1
1図は従来の雑音抑圧装置における固定記憶回路の入出
力特性図である。 図において、(1)・・・入力端子、(2)・・・スイ
ッチ回路、(2a>・・・混合回路、(3)・・・フレ
ームメモリ、(4)・・・遅延回路、(5)・・・第1
の減算回路、(6)・・・固定記憶回路、(7)・・・
第2の減算回路、(8)・・・エツジ検出回路。 (9)、(9A)・・・検出信号伸長回路、(10)・
・・出力端子である。 なお、各図中同一符号は同−又は相当部分を示61図 第3図 L−−−−−−−一−−−−−−−= 209沸5図 (e)−賀計(310) (f)  工・ンジイ乙+(311ン −J“”““”
′“““]111.,1−・・・1111.−[”“゛
“1・−一一一一一一一−1′““’Lr−−8図 1、事件の表示 特願昭63−311977号 2、発明の名称 適応型雑音抑圧装置 3、補正をする者 事件との関係  特許出願人 住 所     東京都千代田区丸の内二丁目2番3号
名 称  (601)三菱電機株式会社代表者  志 
岐 守 故 4、代理人 住 所     東京都千代田区丸の内二丁目4番1号
丸の内ビルディング 4Wj (])  明aI書の発明の詳細な説明の欄6、補正の
内容 (1)明細書第12頁第9行「1サンプル遅角回路(s
oe) 、を「1サンプル遅延回路(806) Jと補
正する。 (2)同書第18頁第12〜13行「検出信号伸長回路
(9)Jを「検出信号伸長回路(9^)」と補正する。 (3)図面第7図、第8図および第10図を別紙の通り
補正する。 筋8図 艶淳拙信賀法回路
FIG. 1 is a block diagram of an adaptive noise suppression device according to an embodiment of the present invention, and FIG. 2 is an edge detection circuit (
8), FIG. 3 is a configuration block diagram of the detection signal expansion circuit (9) in FIG. 1, FIGS. 4 to 6 are operational waveform diagrams of each part in FIG. FIG. 8 is a block diagram of the configuration of an adaptive noise suppression device according to another embodiment of the invention; FIG. 8 is a block diagram of the detection signal expansion circuit (9) of FIG. 7;
The figure is an input/output characteristic diagram of the fixed memory circuit (812) in Figure 2,
Figure 10 is a block diagram of the configuration of a conventional noise suppression device.
FIG. 1 is an input/output characteristic diagram of a fixed memory circuit in a conventional noise suppression device. In the figure, (1)...input terminal, (2)...switch circuit, (2a>...mixing circuit, (3)...frame memory, (4)...delay circuit, (5)... )...1st
subtraction circuit, (6)...fixed memory circuit, (7)...
Second subtraction circuit, (8) . . . edge detection circuit. (9), (9A)...detection signal expansion circuit, (10)...
...This is an output terminal. In addition, the same reference numerals in each figure indicate the same or corresponding parts. (f) Eng/Njii Otsu+(311n -J“”““”
′"""]111.,1-...1111.-[""゛"1.-111111-1'""'Lr--8 Figure 1, Case Indication Patent Application Sho No. 63-311977 No. 2, Name of the invention Adaptive noise suppression device 3, Relationship with the case of the person making the amendment Patent applicant address 2-2-3 Marunouchi, Chiyoda-ku, Tokyo Name (601) Representative of Mitsubishi Electric Corporation person's will
Mamoru Ki, late 4, agent address: 4Wj Marunouchi Building, 2-4-1 Marunouchi, Chiyoda-ku, Tokyo (]) Column 6 of detailed explanation of the invention in Mei aI, contents of amendment (1) Page 12 of the specification Line 9 “1 sample delay circuit (s
oe), is corrected as "1 sample delay circuit (806) J." (2) "Detection signal expansion circuit (9) J" is corrected as "detection signal expansion circuit (9^)" in the 12th to 13th lines of page 18 of the same book. to correct. (3) Correct the drawings in Figures 7, 8, and 10 as shown in the attached sheet. Plot 8 Atsushi Shinga Law Circuit

Claims (2)

【特許請求の範囲】[Claims] (1)ディジタル映像信号を入力とし、フレームメモリ
と、減算回路と、固定記憶回路とにより前記映像信号の
雑音を抑圧する雑音抑圧装置において、前記映像信号の
エッジを検出するエッジ検出回路と、このエッジ検出回
路で検出されたエッジ信号を水平方向および垂直方向に
伸長する検出信号伸長回路と、この検出信号伸長回路の
出力信号によって入力映像信号と雑音を抑圧された映像
信号とを切り替えるスイッチ回路とを備えたことを特徴
とする適応型雑音抑圧装置。
(1) In a noise suppression device that receives a digital video signal as input and suppresses noise in the video signal using a frame memory, a subtraction circuit, and a fixed storage circuit, an edge detection circuit that detects an edge of the video signal; A detection signal expansion circuit that expands the edge signal detected by the edge detection circuit in the horizontal and vertical directions; and a switch circuit that switches between the input video signal and the noise-suppressed video signal using the output signal of the detection signal expansion circuit. An adaptive noise suppression device characterized by comprising:
(2)ディジタル映像信号を入力とし、フレームメモリ
と、減算回路と、固定記憶回路とにより前記映像信号の
雑音を抑圧する雑音抑圧装置において、前記映像信号の
エッジを検出するエッジ検出回路と、このエッジ検出回
路で検出されたエッジ信号を水平方向および垂直方向に
伸長する検出信号伸長回路と、この検出信号伸長回路の
出力信号の大きさに応じて入力映像信号と雑音を抑圧さ
れた映像信号との混合比を可変にする混合回路とを備え
たことを特徴とする適応型雑音抑圧装置。
(2) A noise suppression device that receives a digital video signal and suppresses noise in the video signal using a frame memory, a subtraction circuit, and a fixed storage circuit, including an edge detection circuit that detects an edge of the video signal; A detection signal expansion circuit that expands the edge signal detected by the edge detection circuit in the horizontal and vertical directions, and an input video signal and a noise-suppressed video signal depending on the magnitude of the output signal of this detection signal expansion circuit. An adaptive noise suppression device comprising: a mixing circuit that varies the mixing ratio of the noise suppressing device.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850870A (en) * 1981-09-19 1983-03-25 Toshiba Corp Automatic white smear compensating circuit of solid-state image pickup element
JPS5885680A (en) * 1981-11-17 1983-05-23 Matsushita Electric Ind Co Ltd Noise eliminating circuit
JPS62272672A (en) * 1986-05-20 1987-11-26 Sanyo Electric Co Ltd Noise reducer
JPS63244978A (en) * 1987-03-30 1988-10-12 Nec Home Electronics Ltd Cyclic type noise reducing device
JPS63292888A (en) * 1987-05-26 1988-11-30 Nippon Hoso Kyokai <Nhk> Action part detecting signal processing circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850870A (en) * 1981-09-19 1983-03-25 Toshiba Corp Automatic white smear compensating circuit of solid-state image pickup element
JPS5885680A (en) * 1981-11-17 1983-05-23 Matsushita Electric Ind Co Ltd Noise eliminating circuit
JPS62272672A (en) * 1986-05-20 1987-11-26 Sanyo Electric Co Ltd Noise reducer
JPS63244978A (en) * 1987-03-30 1988-10-12 Nec Home Electronics Ltd Cyclic type noise reducing device
JPS63292888A (en) * 1987-05-26 1988-11-30 Nippon Hoso Kyokai <Nhk> Action part detecting signal processing circuit

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