JPH02152273A - Ｎ型抵抗集積型論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は埋込みＰ層を有するＮ型抵抗集積型論理回路に
関する。

［発明の概要］ Ｎ型エピタキシャル成長層内の同−Ｎ＋埋込み層上に少
なくとも二つの　Ｐ埋込み層を有し、これらのうち少な
くとも一つはエミッタ接地型ＮＰＮ　　トランジスタの
ベースとなっており、またこれらのうち少なくとも一つ
は、　Ｎ型抵抗の周囲に存在する　Ｐ拡散層とともにＮ
型抵抗層を分離形成する層となっている。

［従来の技術］ 従来　ｌ２Ｌ（インテグレーテッド・インジェクション
・ロジック）においては、インバータＮＰＮ　　）−ラ
ンジスタに電流を供給する手段として、インジェクタと
呼ばれる　ＰＮＰ　　トランジスタを使用している（第
４図参照）。これはＰＮＰ　トランジスタのベース−エ
ミッタ間に、一定の電圧を加えると、一定のコレクタ電
流が流れることを利用するものであり、このコレクタ電
流をインバータ　ＮＰＮ　　トランジスタへの供給電流
としている。第４図中、１　は入力、２は出力、３は電
源、Ｔｒｌはインジェクタ用　ＰＮＰ　　トランジスタ
、Ｔｒ２はインバータ　ＮＰＮ　　トランジスタを表わ
す。

［発明が解決しようとする問題点コ こＮで、　ＰＮＰ　　トランジスタのベース電流に着目
してみると、このベース電流は接地に流れ落ちるだけで
、何ら　Ｉ２Ｌ　の動作に寄与していないことがわかる
。すなわち、　ＰＮＰ　　トランジスタベース電流は完
全な無駄電流である。この無駄電流を減らすためにはＰ
ＮＰ　　トランジスタのｈｐａを上げてベース電流を小
さくすればよいが、Ｉ”Ｌ　においてはＰＮＰ　　トラ
ンジスタの構造がいわゆるラテラル型であることから、
それは困難である。

［発明の目的コ 本発明の目的は、無駄な電流がなく、小型化を図ること
ができる埋込みＰ層を有する　Ｎ型抵抗集積型論理回路
を提供することである。

［課題を解決するための手段］ 上記目的を達成するために、本発明によるＮ型抵抗集積
型論理回路は、Ｐ型半導体基板と、該Ｐ型基板上に設け
られたＮ型エピタキシャル成長層と、該Ｎ型エピタキシ
ャル成長層内に設けられたＮ＋＋埋込み層と、該埋込み
層の上に設けられた少なくとも二つの　Ｐ壁埋込み層を
有し、これら　Ｐ壁埋込み層のうち少なくとも一方はエ
ミッタ接地型トランジスタを形成し、さらにこれら　Ｐ
壁埋込み層のうち少なくとも一方はＮ型抵抗の周囲に存
在する　Ｐ型層とともにＮ型抵抗層を分離形成する層を
形成することを要旨とする。

［作用］ インジェクター用ラテラルＰＮＰ　　トランジスタを抵
抗に代えて、無駄な電流を無くするに当り。

インバータ　ＮＰＮ　　トランジスタと抵抗を一つの島
上に並置して、パターン設計上パターン設計上Ｉ２Ｌ　
と同じ考え方で行なえるようにするとともに、小型化を
図る。

［実施例コ 以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。

第１図は本発明によるＮ型抵抗集積型論理回路を構成す
る半導体装置の断面図、第２図はその回路図で、図中、
第４図と共通する引用番号は第４図におけるものと同じ
か、またはそれに対応する部分を表わし、４　はＮ型抵
抗部、５　はＰ型半導体基板、６はＮ＋＋埋込み層、７
　はアイソレーション拡散層、８　はＮ＋＋カラー層、
９　はＮ型エピタキシャル層、１０．１１　　はＰ壁埋
込み層、１２．１３　はＰ型拡散層、１４．１５　はＮ
＋型型数散層表わす。

第１図に示す構造を得るための代表的製造工程を第３図
（ａ）から（ｅ）までに示す。

（１）　Ｐ型基板５上にＡｓ　　でＮ＋埋込み層　６　
を作り、さらにＮ＋埋込み層　６上に２ケ所ボロンをイ
オン注入し、イオン注入層１６　を形成する。（第３図
（ａ）） （２）Ｎ型エピタキシャル層　９　を形成する。

（第３図（ｂ）） （３）アイソレーション拡散を行ない、アイソレーショ
ン拡散層　７　を形成する。このときイオン注入された
ボロンはアイソレーション拡散時の熱により拡散し、上
方に　Ｐ壁埋込み層　１０゜１１　を形成する。（第３
図（Ｃ）） （４）　Ｎ＋＋カラー拡散を行ない、Ｎ＋＋カラー拡散
層　８　を形成する。（第３図（ｄ））（５）Ｐ型拡散
層　１２，１３　およびＮ＋型型数散層１４．１５　　
を形成する。（第３図（ｅ））（６）以下最終ＡＱ　　
配線工程まで行ない、第１図の構造を得る。

以下上記実施例の動作を説明する。

第１図左半分のインバータ　ＮＰＮ　トランジスタ部Ｔ
ｒ２においては、Ｎ＋埋込み層６　がエミッタ、　Ｐ壁
埋込み層　１０　がベース、　Ｎ型エピタキシャル層４
９　　がコレクタになる。

二の構造ではエミッタ濃度が高く、ベースの不純物濃度
がコレクタへ向かって低くなるため、トランジスタの緒
特性、とりわけ電流増幅率と高周波特性には良い結果を
もたらす。

一方、第１図右手分のＮ型抵抗部４　においては、Ｐ型
埋込み層　１１　と　Ｐ型拡散層　１３に囲まれたＮ型
エピタキシャル成長層　９　がＮ型抵抗となる。　Ｎ型
抵抗部４　にある　Ｎ１拡散層９　は抵抗のオーミック
接続用のものである。

［発明の効果コ 以上説明した通り、本発明によれば、インバータ　ＮＰ
Ｎ　　）−ランジスタのベースの不純物濃度がコレクタ
に向かって低くなるため、いわゆるドリフト型トランジ
スタとなり、周波数特性が向上する。また、エミッタ濃
度が高いため、電流増幅率も大きくとれるという利点も
得られる。

【図面の簡単な説明】

第１図は本発明による　Ｎ型抵抗集積型論理回路を構成
する半導体装置の断面図、第２図はその回路図、第３図
は第１図に示す構造を得るための代表的製造工程を示す
断面図、第４図は従来のＩ２Ｌ　の回路図である。 １・・・・・・・・・入力、２・・・・・・・・・出力
、３・・・・・・・・・電源、４・・・・・・・・Ｎ型
抵抗部、５・・・・・・・・・　Ｐ型半導体基板、６・
・・・・・・・・Ｎ＋＋埋込み層、７・・・・・・・・
・アイソレーション拡散層、８・・・・・・・・・　Ｎ
１型カラー層、９・・・・・・・・・　Ｎ型エピタキシ
ャル層、１０，１．１・・・・・・・Ｐ型埋込み層、１
２，１３・・・・・・・・・Ｐ型拡散層、１４．１５・
・・・・・・・・Ｎ＋型型数散層　Ｔｒ２・・・・・・
・・・インバータ　ＮＰＮ　　トランジスタ部。 特許出願人　クラリオン株式会社

Claims (1)

1. 【特許請求の範囲】 （ａ）Ｐ型半導体基板、 （ｂ）該Ｐ型基板上に設けられたＮ型エピタキシャル成
   長層、 （ｃ）該Ｎ型エピタキシャル成長層内に設けられたＮ＾
   ＋型埋込み層、および （ｄ）該埋込み層の上に設けられた少なくとも二つのＰ
   型埋込層を有し、これらＰ型埋込み 層のうち少なくとも一方はエミッタ接地型トランジスタ
   を形成し、さらにこれらＰ型埋込み層のうち少なくとも
   一方はＮ型抵抗の周囲に存在するＰ型層とともにＮ型抵
   抗層を分離 形成する層を形成する ことを特徴とするＮ型抵抗集積型論理回路。