JPH0215134B2 - - Google Patents
Info
- Publication number
- JPH0215134B2 JPH0215134B2 JP59111406A JP11140684A JPH0215134B2 JP H0215134 B2 JPH0215134 B2 JP H0215134B2 JP 59111406 A JP59111406 A JP 59111406A JP 11140684 A JP11140684 A JP 11140684A JP H0215134 B2 JPH0215134 B2 JP H0215134B2
- Authority
- JP
- Japan
- Prior art keywords
- mis transistor
- type mis
- transistor
- drain
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、相補型MIS回路（以下CMOS回路
として説明する。）を用いてヒステリシス特性を
持たせたヒステリシス回路に関する。
として説明する。）を用いてヒステリシス特性を
持たせたヒステリシス回路に関する。
(2) 技術の背景
ヒステリシス回路とは、入出力特性において、
入力の上昇時と下降時において出力特性のとるル
ープが異なる回路である。このヒステリシス回
路、例えばCR時定数回路の信号等のように非常
にゆつくりと変化する信号を受けたり、ノイズの
多い環境下で信号を受けたりする時に、チヤタリ
ングや発振現象を起さずにきれいなデイジタル信
号を発生させる手段として使用される。
入力の上昇時と下降時において出力特性のとるル
ープが異なる回路である。このヒステリシス回
路、例えばCR時定数回路の信号等のように非常
にゆつくりと変化する信号を受けたり、ノイズの
多い環境下で信号を受けたりする時に、チヤタリ
ングや発振現象を起さずにきれいなデイジタル信
号を発生させる手段として使用される。
(3) 従来技術の問題点
従来のCMOSを用いたヒステリシス回路は、
Ｐ型MISトランジスタ（以下PMOSトランジス
タとして説明する）とＮ型MISトランジスタ（以
下NMOSトランジスタとして説明する）の閾値
を変えることによつて、ヒステリシス特性を生じ
るようにしていることから、ヒステリシスループ
がトランジスタの形状によつて決められるので、
ループの制御がむずかしいという問題があつた。
また、閾値の異なるゲートの出力にラツチ回路等
が必要となるため、部品点数が多くなるという欠
点があつた。
Ｐ型MISトランジスタ（以下PMOSトランジス
タとして説明する）とＮ型MISトランジスタ（以
下NMOSトランジスタとして説明する）の閾値
を変えることによつて、ヒステリシス特性を生じ
るようにしていることから、ヒステリシスループ
がトランジスタの形状によつて決められるので、
ループの制御がむずかしいという問題があつた。
また、閾値の異なるゲートの出力にラツチ回路等
が必要となるため、部品点数が多くなるという欠
点があつた。
(4) 発明の目的
本発明は、CMOS回路を用いて、簡単な構成
で、かつヒステリシスループの設定が容易にでき
るようにしたヒステリシス回路を提供することを
目的とする。
で、かつヒステリシスループの設定が容易にでき
るようにしたヒステリシス回路を提供することを
目的とする。
(5) 発明の構成
そして上記目的は本発明によれば、ソースが高
電位電源に接続され、ゲートが入力端子に接続さ
れた第１のＰ型MISトランジスタと、ソースが低
電位電源に接続されゲートが入力端子に接続され
た第１のＮ型MISトランジスタと、前記第１のＰ
型MISトランジスタのドレインと前記第１のＮ型
MISトランジスタのドレインとの間に直列接続さ
れた第２のＰ型MISトランジスタと第２のＮ型
MISトランジスタと、前記第２のＰ型MISトラン
ジスタのソース・ドレイン間に並列接続された第
１のインピーダンス素子と、前記第２のＮ型MIS
トランジスタのソース・ドレイン間に並列接続さ
れた第２のインピーダンス素子と、前記第２のＰ
型MISトランジスタと前記第２のＮ型MISトラン
ジスタの共通ドレイン端子に接続されたインバー
タ回路と、前記インバータの出力を前記第２のＰ
型MISトランジスタのゲート端子と前記第２のＮ
型MISトランジスタのゲート端子に共通に帰還接
続したこととを特徴とする相補型MISトランジス
タのヒステリシス回路を提供することによつて達
成される。
電位電源に接続され、ゲートが入力端子に接続さ
れた第１のＰ型MISトランジスタと、ソースが低
電位電源に接続されゲートが入力端子に接続され
た第１のＮ型MISトランジスタと、前記第１のＰ
型MISトランジスタのドレインと前記第１のＮ型
MISトランジスタのドレインとの間に直列接続さ
れた第２のＰ型MISトランジスタと第２のＮ型
MISトランジスタと、前記第２のＰ型MISトラン
ジスタのソース・ドレイン間に並列接続された第
１のインピーダンス素子と、前記第２のＮ型MIS
トランジスタのソース・ドレイン間に並列接続さ
れた第２のインピーダンス素子と、前記第２のＰ
型MISトランジスタと前記第２のＮ型MISトラン
ジスタの共通ドレイン端子に接続されたインバー
タ回路と、前記インバータの出力を前記第２のＰ
型MISトランジスタのゲート端子と前記第２のＮ
型MISトランジスタのゲート端子に共通に帰還接
続したこととを特徴とする相補型MISトランジス
タのヒステリシス回路を提供することによつて達
成される。
(6) 発明の実施例
第１図は本実施例の回路図であつて、入力信号
INがPMOSトランジスタP11とNMOSトランジ
スタN11のゲートに加えられ、PMOSトランジス
タP11のソースは電源VDDに接続され、ドレイン
は、PMOSトランジスタP12のソースに接続され
る。また、NMOSトランジスタN11のソースは電
源VSSに接続され、ドレインはNMOSトランジス
タN12のソースに接続される。そして、PMOSト
ランジスタP12とNMOSトランジスタN12のドレ
インは共通接続される。また、PMOSトランジ
スタP12とNMOSトランジスタN12のソースドレ
イン間にはそれぞれ抵抗R1，R2が並列接続され
る。
INがPMOSトランジスタP11とNMOSトランジ
スタN11のゲートに加えられ、PMOSトランジス
タP11のソースは電源VDDに接続され、ドレイン
は、PMOSトランジスタP12のソースに接続され
る。また、NMOSトランジスタN11のソースは電
源VSSに接続され、ドレインはNMOSトランジス
タN12のソースに接続される。そして、PMOSト
ランジスタP12とNMOSトランジスタN12のドレ
インは共通接続される。また、PMOSトランジ
スタP12とNMOSトランジスタN12のソースドレ
イン間にはそれぞれ抵抗R1，R2が並列接続され
る。
次に、PMOSトランジスタP12とNMOSトラン
ジスタN12の共通ドレインは、次段のPMOSトラ
ンジスタP2とNMOSトランジスタN2からななる
CMOSインバータの各ゲートに接続され、この
CMOSインバータの出力端OUTは前述のPMOS
トランジスタP12とNMOSトランジスタN12のゲ
ートに共通に帰還接続される。
ジスタN12の共通ドレインは、次段のPMOSトラ
ンジスタP2とNMOSトランジスタN2からななる
CMOSインバータの各ゲートに接続され、この
CMOSインバータの出力端OUTは前述のPMOS
トランジスタP12とNMOSトランジスタN12のゲ
ートに共通に帰還接続される。
次に、上述の構成よりなる本発明の実施例の動
作を説明する。
作を説明する。
入力が低レベル（ほぼVSSレベル）のとき、
NMOSトランジスタN11はオフしており、PMOS
トランジスタP11はオン状態である。従つて、
PMOSトランジスタP12とNMOSトランジスタ
N12の共通ドレイン端子Ｍ点は高レベル（ほぼ
VDDレベル）となつている。Ｍ点の高レベルによ
つて、NMOSトランジスタN2はオンしており、
PMOSトランジスタP2はオフである。従つて、
出力OUTは低レベルとなつている。この出力
OUTが帰還されてPMOSトランジスタP12、
NMOSトランジスタN12のゲートに共通に入るの
で、P12はオンし、N12はオフ状態である。従つ
て、抵抗R1はPMOSトランジスタP12のオン状態
によつて短絡される。Ｍ点は、トランジスタP11，
P12がオン状態またN12がオフ状態であるから、
VDDとほとんど同じレベルになつている。従つ
て、入力が低レベルにあるときには、第１図の回
路は第２図のような等価回路として考えることが
できる。
NMOSトランジスタN11はオフしており、PMOS
トランジスタP11はオン状態である。従つて、
PMOSトランジスタP12とNMOSトランジスタ
N12の共通ドレイン端子Ｍ点は高レベル（ほぼ
VDDレベル）となつている。Ｍ点の高レベルによ
つて、NMOSトランジスタN2はオンしており、
PMOSトランジスタP2はオフである。従つて、
出力OUTは低レベルとなつている。この出力
OUTが帰還されてPMOSトランジスタP12、
NMOSトランジスタN12のゲートに共通に入るの
で、P12はオンし、N12はオフ状態である。従つ
て、抵抗R1はPMOSトランジスタP12のオン状態
によつて短絡される。Ｍ点は、トランジスタP11，
P12がオン状態またN12がオフ状態であるから、
VDDとほとんど同じレベルになつている。従つ
て、入力が低レベルにあるときには、第１図の回
路は第２図のような等価回路として考えることが
できる。
次に、入力が低レベルからら高レベルに遷移し
た場合を述べる。入力がNMOSトランジスタN11
の閾値電圧〔Vth（N11〕と称す）を越えると、
NMOSトランジスタN11がオフ状態からオン状態
に変わる。そして、入力がVth（N11）からPMOS
トランジスタP11の閾値電圧〔Vth（P11〕と称す）
まで上がつていく間では、PMOSトランジスタ
P11もオン状態であるからPMOSトランジスタ
P11、PMOSトランジスタP12，R2、NMOSトラ
ンジスタN11という経路で電流が流れる。Ｍ点は
抵抗R2の上端に接続されているので、R2の電圧
降下によつて、R2の他端すなわちNMOSトラン
ジスタN11のドレイン端子よりもR2の電圧降下に
起因した分、高目の伝達特性を持つようになる。
ただし前述の経路を流れる電流はVth（N11）より
低い入力やVth（P11）より高い入力では、それぞ
れN11、N11がオフ状態となるため、ほとんどゼ
ロになつてしまう。
た場合を述べる。入力がNMOSトランジスタN11
の閾値電圧〔Vth（N11〕と称す）を越えると、
NMOSトランジスタN11がオフ状態からオン状態
に変わる。そして、入力がVth（N11）からPMOS
トランジスタP11の閾値電圧〔Vth（P11〕と称す）
まで上がつていく間では、PMOSトランジスタ
P11もオン状態であるからPMOSトランジスタ
P11、PMOSトランジスタP12，R2、NMOSトラ
ンジスタN11という経路で電流が流れる。Ｍ点は
抵抗R2の上端に接続されているので、R2の電圧
降下によつて、R2の他端すなわちNMOSトラン
ジスタN11のドレイン端子よりもR2の電圧降下に
起因した分、高目の伝達特性を持つようになる。
ただし前述の経路を流れる電流はVth（N11）より
低い入力やVth（P11）より高い入力では、それぞ
れN11、N11がオフ状態となるため、ほとんどゼ
ロになつてしまう。
またVth（N11）からVth（P11）までの中間の入
力ではP11、N11のオン抵抗が入力レベルに応じ
て変化するためこの電流値はVth（N11）にて０か
らふえはじめ丁度中間で最大値となり、Vth
（P11）でまた０にもどるようになる。従つて、入
力が低レベルから高レベルに変化していくとき、
Ｍ点は低レベルから高レベルに下降する形で変化
するが、抵抗R2の上端であるから、その伝達曲
線Mdは抵抗R2のないときの伝達曲線よりも抵抗
R2の電圧降下分だけ上に来る形で変化する。
力ではP11、N11のオン抵抗が入力レベルに応じ
て変化するためこの電流値はVth（N11）にて０か
らふえはじめ丁度中間で最大値となり、Vth
（P11）でまた０にもどるようになる。従つて、入
力が低レベルから高レベルに変化していくとき、
Ｍ点は低レベルから高レベルに下降する形で変化
するが、抵抗R2の上端であるから、その伝達曲
線Mdは抵抗R2のないときの伝達曲線よりも抵抗
R2の電圧降下分だけ上に来る形で変化する。
そして、Ｍ点の電位が次段のP2、N2よりなる
インバータ回路で反転されて、PMOSトランジ
スタP12、NMOSトランジスタN12の共通ゲート
をドライブする回路構成となつているため、この
インバータのスレツシヨルドをよぎつてＭ点の電
位が下降すると、出力OUTは第５図のOuに示す
ように低レベルから高レベルに上昇し、P12がオ
フ、N12がオンとなつてR2は短絡され逆にR1が前
述のP11からN11への電流経路中に入つてくるよ
うになる。こうして出力が高レベルに反転するく
らい十分に入力が高レベルとなると、Ｍ点は、抵
抗R1の下端に接続された形になり、NMOSトラ
ンジスタN12及びN11のオン状態によつて低レベ
ルに保持される。このときの第１図の等価回路は
第３図の如くなる。
インバータ回路で反転されて、PMOSトランジ
スタP12、NMOSトランジスタN12の共通ゲート
をドライブする回路構成となつているため、この
インバータのスレツシヨルドをよぎつてＭ点の電
位が下降すると、出力OUTは第５図のOuに示す
ように低レベルから高レベルに上昇し、P12がオ
フ、N12がオンとなつてR2は短絡され逆にR1が前
述のP11からN11への電流経路中に入つてくるよ
うになる。こうして出力が高レベルに反転するく
らい十分に入力が高レベルとなると、Ｍ点は、抵
抗R1の下端に接続された形になり、NMOSトラ
ンジスタN12及びN11のオン状態によつて低レベ
ルに保持される。このときの第１図の等価回路は
第３図の如くなる。
次にこのような状態から、入力が高レベルから
低レベルに遷移した場合を述べる。入力信号が、
高レベルから下降し、Vth（P11）になるとPMOS
トランジスタP11がオン状態になる。そして、そ
の後、Vth（N11）までは、NMOSトランジスタ
N11もオン状態であるから、入力がVth（P11）か
らVth（N11）の間では、PMOSトランジスタP11
及びNMOSトランジスタN11は同時オンの状態と
なり、抵抗R1に電流が流れる。この場合、Ｍ点
は、抵抗R1の下端すなわち、NMOSトランジス
タN11のドレイン端子の電位であるから、Ｍ点の
電位はR1の上端の電位よりも電圧降下の分だけ
低くなるように変化する。すなわち、第４図の電
圧伝達特性に示すように、入力信号が、高いレベ
ルから低レベルに下降するときにＭ点の電位は前
述した入力が低レベルから高レベルに遷移した時
のＭ点の伝達特性Mdよりも、抵抗R1の電圧降下
に起因した分低目の伝達特性Muで低レベルから
高レベルに変化する。そしてこのＭ点の電位を受
けて後段のP2，N2より成るインバータが反転し
て出力が低レベルになるのに十分な程入力が低レ
ベルとなると再びR1はP12のオンで短絡され、か
わりにR2がN12のオフで有効になつてくる。この
ときP11、P11のオンでＭ点は高レベルに安定に保
持されるようになる。すなわち、Ｍ点の電位は、
入力信号が低レベルから高レベルに変化する場合
の伝達特性Mdと入力信号が高レベルから低レベ
ルに変化する場合の伝達特性Muに示すように異
なる径路を通り、いわゆるヒステリシスループを
描くことになる。
低レベルに遷移した場合を述べる。入力信号が、
高レベルから下降し、Vth（P11）になるとPMOS
トランジスタP11がオン状態になる。そして、そ
の後、Vth（N11）までは、NMOSトランジスタ
N11もオン状態であるから、入力がVth（P11）か
らVth（N11）の間では、PMOSトランジスタP11
及びNMOSトランジスタN11は同時オンの状態と
なり、抵抗R1に電流が流れる。この場合、Ｍ点
は、抵抗R1の下端すなわち、NMOSトランジス
タN11のドレイン端子の電位であるから、Ｍ点の
電位はR1の上端の電位よりも電圧降下の分だけ
低くなるように変化する。すなわち、第４図の電
圧伝達特性に示すように、入力信号が、高いレベ
ルから低レベルに下降するときにＭ点の電位は前
述した入力が低レベルから高レベルに遷移した時
のＭ点の伝達特性Mdよりも、抵抗R1の電圧降下
に起因した分低目の伝達特性Muで低レベルから
高レベルに変化する。そしてこのＭ点の電位を受
けて後段のP2，N2より成るインバータが反転し
て出力が低レベルになるのに十分な程入力が低レ
ベルとなると再びR1はP12のオンで短絡され、か
わりにR2がN12のオフで有効になつてくる。この
ときP11、P11のオンでＭ点は高レベルに安定に保
持されるようになる。すなわち、Ｍ点の電位は、
入力信号が低レベルから高レベルに変化する場合
の伝達特性Mdと入力信号が高レベルから低レベ
ルに変化する場合の伝達特性Muに示すように異
なる径路を通り、いわゆるヒステリシスループを
描くことになる。
第４図と第５図の伝達特性を、第６図に示す
VMとVOUTの伝達特性および第７図の各トランジ
スタの導通状態の図表を用いてより詳細に説明す
る。入力が低レベルから高レベルに変化するとき
にＭ点の電位VM及び出力VOUTがどのように変化
するかを考えてみる。入力が十分低レベルのと
き、P11がオン、N11がオフであるからＭ点は高
レベルでVOUTは低レベルとなる。そのVOUTがP12
とN12のゲートに帰還されているので、P12はオ
ン、N12はオフである。その等価回路を第２図に
示す。すなわち、P12が充分オンしているので抵
抗R1は短絡除去され抵抗R2の上端がＭ点の電位
VMとなつているがN11がオフでP11がオンしてい
るのでVMは高レベルである。VMは高レベルであ
るからP2がオフでN2がオンである。このため、
VOUTは低レベルとなる。従つて、入力が充分低
レベルのときにはＭ点の電位VMは第４図の伝達
特性の１の以前の点で示すように高レベルであ
り、このとき、各トランジスタP11，N11，P2，
N2，P12，N12の状態は第７図の１列目のように、
それぞれ（オン、オフ、オフ、オン、オン、オ
フ）となる。入力が上つてきて、N11の閾値Vth
（N11）に達すると、N11はオフから徐々にオンし
てくることになる。P11は逆に深いオンから浅い
オンになつてくる。その間、抵抗R2を介してN11
に接続しているＭ点の電位VMは１〜２に示すよ
うに下り始める。このときVMはR2がないときよ
りは電位は高い所にシフトした形で下ることにな
る。VMが１〜２のときはP11，N11，P2，N2，
P12，N12は第７図２列目に示すように、（オン、
オン、オフ、オン、オン、オフ）である。この
VMレベルをうけて次段のインバータが動作する
ので２に示すようにP2の閾値Vth（P2）よりVMが
下がるとP2はオンし始める。VMがさらに下つて
３のところにくる間、第７図３列目に示すよう
に、P2がオンして、各トランジスタP11，N11，
P2，N2，P12，N12はそれぞれ（オン、オン、オ
ン、オン、オン、オフ）となる。VMが２から降
下するにつれてP2が次第に深いオンしてくるの
でVOUTは第５図Ouに示すように、低レベルから
高レベルに上昇してくることになる。その出力
VOUTは帰還されてP12とN12を駆動しているので
VMが３以下になるとVOUTがVth（N12）に達して
N12がオフからオンとなつて、各トランジスタ
P11，N11，P2，N2，P12，N12の状態は、第７図
４列目に示すようにそれぞれ、（オン、オン、オ
ン、オン、オン、オン）となる。そして、VOUT
が４になると、出力VOUTはトランジスタP12の
PMOS閾値VDD−Vth（P12）を越えるのでP12がオ
ンからオフになる。このとき各トランジスタP11，
N11，P2，N2，P12，N12の状態は第７図５列目
に示すように、それぞれ（オン、オン、オン、オ
フ、オン）となる。
VMとVOUTの伝達特性および第７図の各トランジ
スタの導通状態の図表を用いてより詳細に説明す
る。入力が低レベルから高レベルに変化するとき
にＭ点の電位VM及び出力VOUTがどのように変化
するかを考えてみる。入力が十分低レベルのと
き、P11がオン、N11がオフであるからＭ点は高
レベルでVOUTは低レベルとなる。そのVOUTがP12
とN12のゲートに帰還されているので、P12はオ
ン、N12はオフである。その等価回路を第２図に
示す。すなわち、P12が充分オンしているので抵
抗R1は短絡除去され抵抗R2の上端がＭ点の電位
VMとなつているがN11がオフでP11がオンしてい
るのでVMは高レベルである。VMは高レベルであ
るからP2がオフでN2がオンである。このため、
VOUTは低レベルとなる。従つて、入力が充分低
レベルのときにはＭ点の電位VMは第４図の伝達
特性の１の以前の点で示すように高レベルであ
り、このとき、各トランジスタP11，N11，P2，
N2，P12，N12の状態は第７図の１列目のように、
それぞれ（オン、オフ、オフ、オン、オン、オ
フ）となる。入力が上つてきて、N11の閾値Vth
（N11）に達すると、N11はオフから徐々にオンし
てくることになる。P11は逆に深いオンから浅い
オンになつてくる。その間、抵抗R2を介してN11
に接続しているＭ点の電位VMは１〜２に示すよ
うに下り始める。このときVMはR2がないときよ
りは電位は高い所にシフトした形で下ることにな
る。VMが１〜２のときはP11，N11，P2，N2，
P12，N12は第７図２列目に示すように、（オン、
オン、オフ、オン、オン、オフ）である。この
VMレベルをうけて次段のインバータが動作する
ので２に示すようにP2の閾値Vth（P2）よりVMが
下がるとP2はオンし始める。VMがさらに下つて
３のところにくる間、第７図３列目に示すよう
に、P2がオンして、各トランジスタP11，N11，
P2，N2，P12，N12はそれぞれ（オン、オン、オ
ン、オン、オン、オフ）となる。VMが２から降
下するにつれてP2が次第に深いオンしてくるの
でVOUTは第５図Ouに示すように、低レベルから
高レベルに上昇してくることになる。その出力
VOUTは帰還されてP12とN12を駆動しているので
VMが３以下になるとVOUTがVth（N12）に達して
N12がオフからオンとなつて、各トランジスタ
P11，N11，P2，N2，P12，N12の状態は、第７図
４列目に示すようにそれぞれ、（オン、オン、オ
ン、オン、オン、オン）となる。そして、VOUT
が４になると、出力VOUTはトランジスタP12の
PMOS閾値VDD−Vth（P12）を越えるのでP12がオ
ンからオフになる。このとき各トランジスタP11，
N11，P2，N2，P12，N12の状態は第７図５列目
に示すように、それぞれ（オン、オン、オン、オ
フ、オン）となる。
そして、さらにVOUTが上がり５のようにVth
（N2）以下になると、N2がオフするのでVOUTは
高レベルになり、各トランジスタP11，N11，P2，
N2，P12，N12の状態は第７図６列目に示すよう
にそれぞれ（オン、オン、オン、オフ、オフ、オ
ン）となる。そして、入力電圧が充分高レベルに
なり、Vth（P11）を越えると、P11がオフするの
で、第７図６列目に示すように、各トランジスタ
P11，N11，P2，N2，P12，N12はそれぞれ、（オ
フ、オン、オン、オフ、オフ、オン）となり、こ
のときはN12は充分オンしているので抵抗R2は短
絡除去され、P12は充分オフしているので抵抗R1
がP11のドレイン端子とＭ点との間に接続された
ことになり、第１図の回路の等価回路は第３図の
ようになる。実際にはViNが低レベルから高レベ
ルに移るとき、VMが２になるところでVOUTが立
ち上がり３になるところでVOUTからの帰還でP12，
N12が遷移状態に入る。そしてVOUTの上昇に応じ
てP12は深いオンから浅いオンさらにはオフへと
遷移してR1を短絡状態から回復させ、逆にN12は
オフから浅いオンさらには深いオフへと遷移して
R2を次第に短絡状態へともつていく。このため、
Ｍ点は、R1が短絡接続された状態（第２図）か
らR2が短絡接続された状態（第３図）へと連続
的に遷移する。従つて、VOUTが３から４へとい
く間にVMは上方へシフトしたMdから下方へシフ
トしたMuへと移ることになるが、この変化は
MdからMuと少し変化するとVMが下降するので
それを受けてVOUTが上昇し、これを受けてさら
にMuへの移行が進む、といつたような正帰還ル
ープによる現象であるので実際には一気にMdか
らMuへの移行が完了し、VOUTもかなり急峻に一
気に６の状態まで立ち上がることになる。従つて
４，５に相当する変衡状態でのVMは存在せず第
４図では一点鎖線でこれを示した。
（N2）以下になると、N2がオフするのでVOUTは
高レベルになり、各トランジスタP11，N11，P2，
N2，P12，N12の状態は第７図６列目に示すよう
にそれぞれ（オン、オン、オン、オフ、オフ、オ
ン）となる。そして、入力電圧が充分高レベルに
なり、Vth（P11）を越えると、P11がオフするの
で、第７図６列目に示すように、各トランジスタ
P11，N11，P2，N2，P12，N12はそれぞれ、（オ
フ、オン、オン、オフ、オフ、オン）となり、こ
のときはN12は充分オンしているので抵抗R2は短
絡除去され、P12は充分オフしているので抵抗R1
がP11のドレイン端子とＭ点との間に接続された
ことになり、第１図の回路の等価回路は第３図の
ようになる。実際にはViNが低レベルから高レベ
ルに移るとき、VMが２になるところでVOUTが立
ち上がり３になるところでVOUTからの帰還でP12，
N12が遷移状態に入る。そしてVOUTの上昇に応じ
てP12は深いオンから浅いオンさらにはオフへと
遷移してR1を短絡状態から回復させ、逆にN12は
オフから浅いオンさらには深いオフへと遷移して
R2を次第に短絡状態へともつていく。このため、
Ｍ点は、R1が短絡接続された状態（第２図）か
らR2が短絡接続された状態（第３図）へと連続
的に遷移する。従つて、VOUTが３から４へとい
く間にVMは上方へシフトしたMdから下方へシフ
トしたMuへと移ることになるが、この変化は
MdからMuと少し変化するとVMが下降するので
それを受けてVOUTが上昇し、これを受けてさら
にMuへの移行が進む、といつたような正帰還ル
ープによる現象であるので実際には一気にMdか
らMuへの移行が完了し、VOUTもかなり急峻に一
気に６の状態まで立ち上がることになる。従つて
４，５に相当する変衡状態でのVMは存在せず第
４図では一点鎖線でこれを示した。
逆にViNが高レベルから低レベルに下がるとき
には第１図の回路は第３図の状態から第２図の状
態に移ることになる。このときVMはR1がないと
きの第４図に点線で示した特性よりもR1の電圧
降下がある分下の実線を通ることになる。ViNが
高レベルから低レベルに下がりはじめ、Vth
（P11）より低くなるとP11がオフからオンになり、
VMは第４図６〜７〜８に示すように徐々に上が
ることになるが、このときVMは低めのMuを通つ
て上がることになる。このときにはVOUTは高レ
ベルであるから、P12はオフでN12はオンである
ので回路は第３図のようになつている。VMがさ
らに上がり、Vth（N2）すなわち、第４図７まで
くるとN2がオンし始め、VOUTは徐々に下降し始
める。そしてさらにVMが上がり、VOUTが下がり、
８まで達するとP12がオフからオンへと変化し始
め、ちようど前述の３のポイントから６のポイン
トへの変化とまつたく逆の方向の遷移が起きて、
Ｍ点より高電位側のインピーダンスが減少し、低
電位側のインピーダンスが増大するように正帰還
ループが作用して、一気にVMはMdからMu、す
なわち第４図８から１へと移行完了し、また
VOUTは８に対応した電位から、かなり急峻で一
気に低レベル（ほぼVSS）まで立ち下がる。
には第１図の回路は第３図の状態から第２図の状
態に移ることになる。このときVMはR1がないと
きの第４図に点線で示した特性よりもR1の電圧
降下がある分下の実線を通ることになる。ViNが
高レベルから低レベルに下がりはじめ、Vth
（P11）より低くなるとP11がオフからオンになり、
VMは第４図６〜７〜８に示すように徐々に上が
ることになるが、このときVMは低めのMuを通つ
て上がることになる。このときにはVOUTは高レ
ベルであるから、P12はオフでN12はオンである
ので回路は第３図のようになつている。VMがさ
らに上がり、Vth（N2）すなわち、第４図７まで
くるとN2がオンし始め、VOUTは徐々に下降し始
める。そしてさらにVMが上がり、VOUTが下がり、
８まで達するとP12がオフからオンへと変化し始
め、ちようど前述の３のポイントから６のポイン
トへの変化とまつたく逆の方向の遷移が起きて、
Ｍ点より高電位側のインピーダンスが減少し、低
電位側のインピーダンスが増大するように正帰還
ループが作用して、一気にVMはMdからMu、す
なわち第４図８から１へと移行完了し、また
VOUTは８に対応した電位から、かなり急峻で一
気に低レベル（ほぼVSS）まで立ち下がる。
こうして入力ViNの立ち上がりと立ち下がりに
対してそれぞれ異なつたレベルでゲートの出力
VOUTが遷移することになり、ヒステリシス特性
が実現される。
対してそれぞれ異なつたレベルでゲートの出力
VOUTが遷移することになり、ヒステリシス特性
が実現される。
このヒステリシス特性は、前述したように２つ
の抵抗R1，R2を挿入し、これを出力レベルにに
よつて適宜切り換えてP11，N11の同時オンによ
る電流パス内に有効に作用させることによつて生
じるもので、Ｍ点の電位を抵抗R1，R2の上端か
らとるか下端からとるかを入力信号の高レベルか
ら低レベル或いは低レベルから高レベルへの遷移
に対応して切り換えることによりP2，N2よりな
るインバータのドライブ点の伝達特性それぞれ逆
の方向にシフトするようにしてゲート全体の対応
にヒステリシス特性を与えているのである。
の抵抗R1，R2を挿入し、これを出力レベルにに
よつて適宜切り換えてP11，N11の同時オンによ
る電流パス内に有効に作用させることによつて生
じるもので、Ｍ点の電位を抵抗R1，R2の上端か
らとるか下端からとるかを入力信号の高レベルか
ら低レベル或いは低レベルから高レベルへの遷移
に対応して切り換えることによりP2，N2よりな
るインバータのドライブ点の伝達特性それぞれ逆
の方向にシフトするようにしてゲート全体の対応
にヒステリシス特性を与えているのである。
この原理より明らかにＭ点の電位変化のシフト
量はP11，N11の同時オン時の電流値とR1、R2と
の値の積に関係してものであり、このR1，R2の
値を調整することで簡単にヒステリシスの幅を規
定できることがわかる。
量はP11，N11の同時オン時の電流値とR1、R2と
の値の積に関係してものであり、このR1，R2の
値を調整することで簡単にヒステリシスの幅を規
定できることがわかる。
このように本発明のヒステリシス回路のヒステ
リシスループは、PMOSトランジスタに並列接
続したR1、NMOSトランジスタに並列接続した
R2の値を適宜選択することによつて簡単に変更
することができる。もちろんP12，N12のオフ時
のインピーダンスを調整すればR1，R2は省略し
ても、同じ原理でヒステリシス特性が実現でき
る。
リシスループは、PMOSトランジスタに並列接
続したR1、NMOSトランジスタに並列接続した
R2の値を適宜選択することによつて簡単に変更
することができる。もちろんP12，N12のオフ時
のインピーダンスを調整すればR1，R2は省略し
ても、同じ原理でヒステリシス特性が実現でき
る。
なお、第７図において４→５→６および９→１
０→１は正帰還のため一瞬のうちに遷移するので
４，５，９，１０は定常的には存在しない。
０→１は正帰還のため一瞬のうちに遷移するので
４，５，９，１０は定常的には存在しない。
(7) 発明の効果
本発明によれば、少ない素子数で、ヒステリシ
ス回路を構成でき、抵抗R1，R2の値によつてヒ
ステリシスループの幅を容易に選定できる。ま
た、入力はCMOSトランジスタの共通ゲートに
接続されているから、入力インピーダンスが大で
あり、時定数回路等への応用が簡単で有利であ
る。さらにCMOSトランジスタから構成されて
いるから低消費電力化が図れる。また、一部正帰
還ループの作用で遷移の後半スピードが速く高速
特性が優れている。
ス回路を構成でき、抵抗R1，R2の値によつてヒ
ステリシスループの幅を容易に選定できる。ま
た、入力はCMOSトランジスタの共通ゲートに
接続されているから、入力インピーダンスが大で
あり、時定数回路等への応用が簡単で有利であ
る。さらにCMOSトランジスタから構成されて
いるから低消費電力化が図れる。また、一部正帰
還ループの作用で遷移の後半スピードが速く高速
特性が優れている。
第１図は本発明の一実施例の回路図、第２図は
入力信号が低レベルの時の上記実施例の等価回路
図、第３図は入力信号が高レベルのときの上記実
施例の等価回路図、第４図は入力信号と上記実施
例のＭ点との電圧伝達特性図、第５図は上記実施
例における入力信号と出力OUTとの電圧伝達特
性図、第６図は上記実施例におけるＭ点とVOUT
との間の電圧伝達特性図、第７図は上記実施例に
おける各トランジスタの導通状態を示す図表であ
る。 P11，P12，P2……PMOSトランジスタ、N11，
N12，N2……NMOSトランジスタ、R1，R2……
抵抗。
入力信号が低レベルの時の上記実施例の等価回路
図、第３図は入力信号が高レベルのときの上記実
施例の等価回路図、第４図は入力信号と上記実施
例のＭ点との電圧伝達特性図、第５図は上記実施
例における入力信号と出力OUTとの電圧伝達特
性図、第６図は上記実施例におけるＭ点とVOUT
との間の電圧伝達特性図、第７図は上記実施例に
おける各トランジスタの導通状態を示す図表であ
る。 P11，P12，P2……PMOSトランジスタ、N11，
N12，N2……NMOSトランジスタ、R1，R2……
抵抗。
Claims (1)
- 【特許請求の範囲】 １ ソースが高電位電源に接続され、ゲートが入
力端子に接続された第１のＰ型MISトランジスタ
と、ソースが低電位電源に接続されゲートが入力
端子に接続された第１のＮ型MISトランジスタ
と、前記第１のＰ型MISトランジスタのドレイン
と前記第１のＮ型MISトランジスタのドレインと
の間に直列接続された第２のＰ型MISトランジス
タと第２のＮ型MISトランジスタと、前記第２の
Ｐ型MISトランジスタのソース・ドレイン間に並
列接続された第１のインピーダンス素子と、前記
第２のＮ型MISトランジスタのソース・ドレイン
間に並列接続された第２のインピーダンス素子
と、前記第２のＰ型MISトランジスタと前記第２
のＮ型MISトランジスタの共通ドレイン端子に接
続されたインバータ回路と、前記インバータの出
力を前記第２のＰ型MISトランジスタのゲート端
子と前記第２のＮ型MISトランジスタのゲート端
子に共通に帰還接続したこととを特徴とする相補
型MISトランジスタのヒステリシス回路。 ２ 前記インバータはゲートが前記第２のＰ型
MISトランジスタと前記第２のＮ型MISトランジ
スタとのドレインに共通に接続されドレインが出
力端に共通接続されるとともに電源間に直列に接
続された第３のＰ型MISトランジスタと第３のＮ
型MISトランジスタとからなることを特徴とする
特許請求の範囲第１項記載の相補型MISトランジ
スタのヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11140684A JPS60254911A (ja) | 1984-05-31 | 1984-05-31 | 相補型ｍｉｓトランジスタのヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11140684A JPS60254911A (ja) | 1984-05-31 | 1984-05-31 | 相補型ｍｉｓトランジスタのヒステリシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254911A JPS60254911A (ja) | 1985-12-16 |
| JPH0215134B2 true JPH0215134B2 (ja) | 1990-04-11 |
Family
ID=14560344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11140684A Granted JPS60254911A (ja) | 1984-05-31 | 1984-05-31 | 相補型ｍｉｓトランジスタのヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254911A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168416A (ja) * | 1986-01-20 | 1987-07-24 | Nec Corp | シユミツトトリガ回路 |
| JPS62253210A (ja) * | 1986-04-25 | 1987-11-05 | Nec Corp | シユミツトトリガ回路 |
| JPH0736505B2 (ja) * | 1986-07-24 | 1995-04-19 | 日本電気株式会社 | シユミツトトリガ回路 |
| JP2009105848A (ja) * | 2007-10-25 | 2009-05-14 | Mitsumi Electric Co Ltd | 論理ゲート及びこれを用いた半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911031A (ja) * | 1982-07-12 | 1984-01-20 | Oki Electric Ind Co Ltd | ヒステリシス回路 |
-
1984
- 1984-05-31 JP JP11140684A patent/JPS60254911A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254911A (ja) | 1985-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
| US4464587A (en) | Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section | |
| US4571504A (en) | Schmitt trigger circuit with selection circuit | |
| US5909127A (en) | Circuits with dynamically biased active loads | |
| US4275313A (en) | Current limiting output circuit with output feedback | |
| US4721866A (en) | CMOS current switching circuit | |
| US6188244B1 (en) | Hysteresis input buffer | |
| KR19990044240A (ko) | 공유 중간 노드를 내장한 출력버퍼 | |
| JPH0653807A (ja) | ラッチを組込んだｃｍｏｓ−ｅｃｌ変換器 | |
| US7167032B1 (en) | Self-adjusting Schmitt trigger | |
| US4489246A (en) | Field effect transistor logic circuit having high operating speed and low power consumption | |
| JPH0215134B2 (ja) | ||
| US5214328A (en) | ECL to CMOS level conversion circuit | |
| EP0529545B1 (en) | Level shifting CMOS integrated circuits | |
| US5563542A (en) | Output circuit for gunning transceiver logic | |
| KR100344865B1 (ko) | 센스증폭기 | |
| US5280204A (en) | ECI compatible CMOS off-chip driver using feedback to set output levels | |
| US11245388B2 (en) | Level shifter circuitry using current mirrors | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| US7053671B1 (en) | Low-jitter differential-to-single-ended data conversion circuits | |
| JP2853280B2 (ja) | 出力回路 | |
| JPH06224703A (ja) | 半導体集積回路 | |
| JP3071911B2 (ja) | Ｃｍｏｓ型入力回路 | |
| JPH11326398A (ja) | 電圧検知回路 | |
| JPS58145232A (ja) | トランジスタ回路 |