JPH0215092B2 - - Google Patents
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- Publication number
- JPH0215092B2 JPH0215092B2 JP59256028A JP25602884A JPH0215092B2 JP H0215092 B2 JPH0215092 B2 JP H0215092B2 JP 59256028 A JP59256028 A JP 59256028A JP 25602884 A JP25602884 A JP 25602884A JP H0215092 B2 JPH0215092 B2 JP H0215092B2
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- Japan
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- data
- input
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- mode
- bus
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データ処理を並列にしかも高速に行
うためのマルチ・プロセツサ・システムを構成す
る基本単位として用いることができる単位処理装
置に関するものである。
うためのマルチ・プロセツサ・システムを構成す
る基本単位として用いることができる単位処理装
置に関するものである。
従来の技術
近年、計算機システムの処理能力向上のため、
マルチ・プロセツサ・システムの形態がとられて
いる。しかも、単位処理装置を一列に複数個並べ
ることによつて処理の高速化を実現するパイプラ
イン技法がよく用いられている。
マルチ・プロセツサ・システムの形態がとられて
いる。しかも、単位処理装置を一列に複数個並べ
ることによつて処理の高速化を実現するパイプラ
イン技法がよく用いられている。
以下、図面を参照しながら従来の単位処理装置
の一例について説明する。第５図は従来の単位処
理装置のブロツク図であり、５２はデータ処理
部、５１は入力制御部、５３は出力制御部であ
る。５４は５１〜５３によつて構成される単位処
理装置であり、５５，５６は単位処理装置５４と
同じ構成を持つた単位処理装置、５７，５８はそ
れぞれ単位処理装置５５，５４間および単位処理
装置５４，５６間のデータ転送のためのデータ・
バスである。
の一例について説明する。第５図は従来の単位処
理装置のブロツク図であり、５２はデータ処理
部、５１は入力制御部、５３は出力制御部であ
る。５４は５１〜５３によつて構成される単位処
理装置であり、５５，５６は単位処理装置５４と
同じ構成を持つた単位処理装置、５７，５８はそ
れぞれ単位処理装置５５，５４間および単位処理
装置５４，５６間のデータ転送のためのデータ・
バスである。
以上のように構成された単位処理装置について
その動作について説明する。５４の単位処理装置
は、前段の単位処理装置５５の出力データを入力
制御部５１の制御の下でデータ・バス５７を介し
てデータ処理部へ入力し、前記データ処理部の出
力を出力制御部５３の制御の下でデータ・バス５
８を介して次段の単位処理装置５６へと送られ
る。単位処理装置５５，５６についても同様の動
作を行なつている。
その動作について説明する。５４の単位処理装置
は、前段の単位処理装置５５の出力データを入力
制御部５１の制御の下でデータ・バス５７を介し
てデータ処理部へ入力し、前記データ処理部の出
力を出力制御部５３の制御の下でデータ・バス５
８を介して次段の単位処理装置５６へと送られ
る。単位処理装置５５，５６についても同様の動
作を行なつている。
発明が解決しようとする問題点
しかしながら上記のような構成では、ある一つ
の単位処理装置の処理時間が長いと、全体の処理
時間も前記処理時間によつて制限されてしまい、
また単位処理装置間にデータを蓄える機能がない
ため、単位処理装置の処理時間のばらつきによる
時間的損失を吸収することができないという問題
点を有していた。
の単位処理装置の処理時間が長いと、全体の処理
時間も前記処理時間によつて制限されてしまい、
また単位処理装置間にデータを蓄える機能がない
ため、単位処理装置の処理時間のばらつきによる
時間的損失を吸収することができないという問題
点を有していた。
本発明は上記問題点に鑑み、パイプラインに空
間的並列性と時間的柔軟性を取り入れることによ
つてデータ処理を高速に行うことができる単位処
理装置を提供することを目的としている。
間的並列性と時間的柔軟性を取り入れることによ
つてデータ処理を高速に行うことができる単位処
理装置を提供することを目的としている。
問題点を解決するための手段
本発明は、上記問題点を解決するため、多入
力・多出力のアーキテクチヤとし、しかも入出力
制御モードを入出力独立にマスター／スレーブ切
り換え可能とし、また入出力部各々にキユーを備
えることにしたものである。
力・多出力のアーキテクチヤとし、しかも入出力
制御モードを入出力独立にマスター／スレーブ切
り換え可能とし、また入出力部各々にキユーを備
えることにしたものである。
作 用
本発明は上記した構成によつて、パイプライン
に並列性を持たせることによつて並列処理を可能
とし、またパイプラインにキユーを備えることに
よつて処理の時間的ばらつきを吸収することでさ
らに高速性を追求することができる。また、マス
ター／スレーブモードを持つ入出力制御装置を備
えることで、物理的接続を変更せずに、負荷に応
じてパイプライン処理とパラレル処理の論理的接
続を柔軟に変更することができる。
に並列性を持たせることによつて並列処理を可能
とし、またパイプラインにキユーを備えることに
よつて処理の時間的ばらつきを吸収することでさ
らに高速性を追求することができる。また、マス
ター／スレーブモードを持つ入出力制御装置を備
えることで、物理的接続を変更せずに、負荷に応
じてパイプライン処理とパラレル処理の論理的接
続を柔軟に変更することができる。
実施例
以下本発明の一実施例について、図面を参照し
ながら説明する。
ながら説明する。
第１図は本発明の一実施例における単位処理装
置のブロツク図である。第１図において１は入力
データ・キユー、２は入力制御回路、３は入力デ
ータ・キユー１、入力制御回路２から構成される
入力データ制御部、４はデータ処理部、５は出力
データ・キユー、６は出力制御回路、７は出力デ
ータ・キユー５および出力制御回路６から構成さ
れる出力データ制御部、８は内部コントロール・
バス、９は内部データ・バス、１０〜１２はそれ
ぞれ単位処理装置相互を接続するラインであつ
て、１０はデータ転送のためのデータ・バス、１
１は単位処理装置選択のためのアドレス・バス、
１２はデータ転送のためのタイミングを通信する
コントロール・バス、１３，１４はそれぞれ入
力、出力のマスター／スレーブモードを切換える
ため、あるいは単位処理装置のアドレスを与える
ための信号線である。１６は以上のような構成要
素からなる単位処理装置である。
置のブロツク図である。第１図において１は入力
データ・キユー、２は入力制御回路、３は入力デ
ータ・キユー１、入力制御回路２から構成される
入力データ制御部、４はデータ処理部、５は出力
データ・キユー、６は出力制御回路、７は出力デ
ータ・キユー５および出力制御回路６から構成さ
れる出力データ制御部、８は内部コントロール・
バス、９は内部データ・バス、１０〜１２はそれ
ぞれ単位処理装置相互を接続するラインであつ
て、１０はデータ転送のためのデータ・バス、１
１は単位処理装置選択のためのアドレス・バス、
１２はデータ転送のためのタイミングを通信する
コントロール・バス、１３，１４はそれぞれ入
力、出力のマスター／スレーブモードを切換える
ため、あるいは単位処理装置のアドレスを与える
ための信号線である。１６は以上のような構成要
素からなる単位処理装置である。
以上のように構成された本実施例の単位処理装
置について以下、出力、入力間のモード毎に説明
する。
置について以下、出力、入力間のモード毎に説明
する。
マスターモード出力、スレーブモード入力の場
合を第２図ａに示す。第２図ａについて２１は単
位処理装置の出力データ制御部のマスターモード
状態を示したブロツク図であり、２２，２３，２
４はそれぞれ単位処理装置の入力データ制御部の
スレーブモード状態を示したブロツク図である。
以下この動作について説明する。まず、マスター
モード出力側からアドレス・バスに選択アドレス
を出力する。アドレス・バスに接続された各々の
スレーブモード入力側の入力制御回路が、各自の
アドレスと前記選択アドレスとの一致を検出し、
一致した入力制御回路は入力データ・キユーの状
態を調べ、データ受信可能であればコントロー
ル・バスを介してマスターモード出力側へデータ
送信を要求し、データを入力データ・キユーに取
り込む。
合を第２図ａに示す。第２図ａについて２１は単
位処理装置の出力データ制御部のマスターモード
状態を示したブロツク図であり、２２，２３，２
４はそれぞれ単位処理装置の入力データ制御部の
スレーブモード状態を示したブロツク図である。
以下この動作について説明する。まず、マスター
モード出力側からアドレス・バスに選択アドレス
を出力する。アドレス・バスに接続された各々の
スレーブモード入力側の入力制御回路が、各自の
アドレスと前記選択アドレスとの一致を検出し、
一致した入力制御回路は入力データ・キユーの状
態を調べ、データ受信可能であればコントロー
ル・バスを介してマスターモード出力側へデータ
送信を要求し、データを入力データ・キユーに取
り込む。
次に、スレーブモード出力、マスターモード入
力の場合を第２図ｂに示す。第２図ｂにおいて、
３１，３２，３３は単位処理装置の出力データ制
御部のスレーブモード状態を示したブロツク図で
あり、３４は単位処理装置の入力データ制御部の
マスターモード状態を示したブロツク図である。
以下この動作について説明する。まず、マスター
モード入力側からアドレス・バス選択アドレスを
出力する。アドレス・バスに接続された各々のス
レーブモード出力側の出力制御回路が、各自のア
ドレスと前記選択アドレスとの一致を検出し、一
致した出力制御回路は出力データ・キユーの状態
を調べ、データ送信可能であればデータを送信
し、コントロール・バスを介して、マスターモー
ド入力側へデータ受信を要求し、データを入力デ
ータ・キユーに取り込む。以上のように、複数個
の単位処理装置が接続された場合は、上記の２つ
の場合で示したように、単位処理装置間のデータ
転送が行なわれる。
力の場合を第２図ｂに示す。第２図ｂにおいて、
３１，３２，３３は単位処理装置の出力データ制
御部のスレーブモード状態を示したブロツク図で
あり、３４は単位処理装置の入力データ制御部の
マスターモード状態を示したブロツク図である。
以下この動作について説明する。まず、マスター
モード入力側からアドレス・バス選択アドレスを
出力する。アドレス・バスに接続された各々のス
レーブモード出力側の出力制御回路が、各自のア
ドレスと前記選択アドレスとの一致を検出し、一
致した出力制御回路は出力データ・キユーの状態
を調べ、データ送信可能であればデータを送信
し、コントロール・バスを介して、マスターモー
ド入力側へデータ受信を要求し、データを入力デ
ータ・キユーに取り込む。以上のように、複数個
の単位処理装置が接続された場合は、上記の２つ
の場合で示したように、単位処理装置間のデータ
転送が行なわれる。
第３図に第１図の単位処理装置の接続例を示
す。４１〜４５は単位処理装置であり、１０はデ
ータ・バス、１１はアドレス・バス、１２はコン
トロール・バスである。４２〜４４の単位処理装
置は入出力共にスレーブモードであり、４１は出
力がマスターモード、４５は入力がマスターモー
ドである。
す。４１〜４５は単位処理装置であり、１０はデ
ータ・バス、１１はアドレス・バス、１２はコン
トロール・バスである。４２〜４４の単位処理装
置は入出力共にスレーブモードであり、４１は出
力がマスターモード、４５は入力がマスターモー
ドである。
この回路例は、パイプラインの二段目の処理量
が多いために、ここでの処理を三つの並列処理に
分散することによつて、パイプライン処理の効率
化を実現するものである。
が多いために、ここでの処理を三つの並列処理に
分散することによつて、パイプライン処理の効率
化を実現するものである。
第４図は本発明の他の実施例であつて、６１は
データ・キユーをバイパスするためのデータ・バ
ス、６２はデータ・キユーへ送るかどうかを切換
えるためのマルチプレクサであり、他は第１図と
同一構成である。
データ・キユーをバイパスするためのデータ・バ
ス、６２はデータ・キユーへ送るかどうかを切換
えるためのマルチプレクサであり、他は第１図と
同一構成である。
以下、動作を説明する。６２のマルチプレクサ
はマスター／スレーブ切換え信号１３，１４によ
つて、スレーブモード時にはデータ・キユーに接
続し、マスターモード時にはデータ・キユーをバ
イパスするように切換えるためのものである。こ
れは、マスター・モード時にはデータ・キユーは
不要であるので、データ・キユーの伝播時間が問
題となる場合の措置である。
はマスター／スレーブ切換え信号１３，１４によ
つて、スレーブモード時にはデータ・キユーに接
続し、マスターモード時にはデータ・キユーをバ
イパスするように切換えるためのものである。こ
れは、マスター・モード時にはデータ・キユーは
不要であるので、データ・キユーの伝播時間が問
題となる場合の措置である。
発明の効果
上記実施例より明らかなように、本発明によれ
ば、同一の単位処理装置を任意に相互接続し、負
荷に応じて動的にパイプライン処理とパラレル処
理との論理的接続を変更することによつて、適切
なマルチ・プロセツサ・システム構成を容易に実
現することができる。また、処理時間のばらつき
を吸収することで処理の時間的損失をなくし高速
に処理を行なうことができる。
ば、同一の単位処理装置を任意に相互接続し、負
荷に応じて動的にパイプライン処理とパラレル処
理との論理的接続を変更することによつて、適切
なマルチ・プロセツサ・システム構成を容易に実
現することができる。また、処理時間のばらつき
を吸収することで処理の時間的損失をなくし高速
に処理を行なうことができる。
第１図は本発明の一実施例による単位処理装置
のブロツク図、第２図は単位処理装置間の接続関
係を示す図、第３図は第１図に示した単位処理装
置の接続例を示すブロツク図、第４図は本発明の
他の実施例のブロツク図、第５図は従来の処理装
置のブロツク図である。 １……入力データ・キユー、２……入力制御回
路、５……出力データ・キユー、６……出力制御
回路、１０……データ・バス、１１……アドレ
ス・バス、１２……コントロール・バス、１３，
１４……マスター／スレーブモード切換え信号
線。
のブロツク図、第２図は単位処理装置間の接続関
係を示す図、第３図は第１図に示した単位処理装
置の接続例を示すブロツク図、第４図は本発明の
他の実施例のブロツク図、第５図は従来の処理装
置のブロツク図である。 １……入力データ・キユー、２……入力制御回
路、５……出力データ・キユー、６……出力制御
回路、１０……データ・バス、１１……アドレ
ス・バス、１２……コントロール・バス、１３，
１４……マスター／スレーブモード切換え信号
線。
Claims (1)
- 【特許請求の範囲】 １ マスター入力モードもしくはスレーブ入力モ
ードにより多入力のうちの一つを選択する入力制
御回路とマスター入力モード時には前記入力制御
回路によつて多入力データから選択され入力デー
タバス上に出力された一つの入力データを一時蓄
え、スレーブ入力モード時には前記入力制御回路
が選択された時のみ入力データバス上の入力デー
タを一時蓄える入力データ・キユーとで構成され
る入力データ制御部と、 前記入力データ・キユーの出力データを処理す
るデータ処理部と、 前記データ処理部の出力データを一時蓄える出
力データ・キユーとマスター出力モード時には前
記出力データ・キユーのデータを出力データバス
上に出力して、選択した多出力の一つもしくは複
数に振り分け、スレーブ出力モード時には選択さ
れた時のみ前記出力データ・キユーのデータを出
力データバスに出力する出力制御回路とで構成さ
れる出力データ制御部とを備え、マルチ・プロセ
ツサ・システムの基本単位を構成して任意に相互
接続でき、また物理的接続を変更せずに負荷に応
じて論理的にパイプライン処理とパラレル処理を
融合可能にしたことを特徴とする単位処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25602884A JPS61133466A (ja) | 1984-12-04 | 1984-12-04 | 単位処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25602884A JPS61133466A (ja) | 1984-12-04 | 1984-12-04 | 単位処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61133466A JPS61133466A (ja) | 1986-06-20 |
| JPH0215092B2 true JPH0215092B2 (ja) | 1990-04-11 |
Family
ID=17286911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25602884A Granted JPS61133466A (ja) | 1984-12-04 | 1984-12-04 | 単位処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133466A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569210B2 (ja) * | 1989-09-04 | 1997-01-08 | 株式会社日立製作所 | 伝播信号処理装置及びプロセッサシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983260A (ja) * | 1982-11-02 | 1984-05-14 | Matsushita Electronics Corp | 大規模集積回路の製造方法 |
| JPS59123957A (ja) * | 1982-12-29 | 1984-07-17 | Nec Corp | デジタル信号演算装置 |
-
1984
- 1984-12-04 JP JP25602884A patent/JPS61133466A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983260A (ja) * | 1982-11-02 | 1984-05-14 | Matsushita Electronics Corp | 大規模集積回路の製造方法 |
| JPS59123957A (ja) * | 1982-12-29 | 1984-07-17 | Nec Corp | デジタル信号演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61133466A (ja) | 1986-06-20 |
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