JPH02140026A

JPH02140026A - データパケットシーケンスを通常の多重化形式に変換する回路配置

Info

Publication number: JPH02140026A
Application number: JP63317549A
Authority: JP
Inventors: Goffic Yves H M Le; イブ　アンリ　マルセル　ル　ゴフィ; Roland Soulabail; ローラン　スーラバユ
Original assignee: Telecommunications Radioelectriques et Telephoniques SA TRT
Current assignee: Telecommunications Radioelectriques et Telephoniques SA TRT
Priority date: 1987-12-18
Filing date: 1988-12-15
Publication date: 1990-05-29
Anticipated expiration: 2014-05-24
Also published as: CA1320013C; EP0322029A1; US5086425A; FR2625054A1; JP2895840B2; FR2625054B1; DE3885867D1; EP0322029B1; DE3885867T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、一伝送方向にＴＤＨ＾（時分割多重アクセス
）原理を用いたデータ伝送システム用にデータパケット
のシーケンスを通常の（時分割）多重化形式に変換する
回路配置であり、前記伝送システムは主局と従局とから
なり異なる従局により共用され及び従局に割当てられる
ＴＤＨＡフレームのタイムスロットでデータをパケット
毎に伝送するネットワークから構成され、一連のＴＤＨ
Ａフレームは主局へ伝送されて所定フレームに応じ通常
の多重化形式に変換され、前記回路配置はデータが入れ
られる記憶ユニットに基いて形成されてなる回路配置に
関する。

かかる回路配置は１９８６年１２月１９日に出願された
フランス国特許出願第８６１７８６４号に記載されてい
る。それは、主局と複数の従局からなるネットワークか
ら構成される一点他点型のラジオリンクを介してデータ
を伝送するシステムに含まれている。かかる構成は分散
形電話集線器を形成するのによく用いられる。主局から
従局への方向の伝送は放送が用いられ、主局は適宜の（
時分割）多重モードにより全ての従局に送信する。従局
から端末局の方向の伝送はパケット毎にＴＤ）ＩＡ　（
時分割多重アクセス）原理に従って行なわれる。つまり
、従局はタイムスロットが割り当てられるまで送信はせ
ず、そのタイムスロットにおいてのみ従局は送信を行な
いうる。全ての従局は主局と同期し、送信されたデータ
が主局に重ならずに到着するよう主局までの距離を考慮
した伝送時間軸の調整がなされる。このため全ての送信
されるパケット間にはガード期間が設けられる。

このシステムは電話集線器の構成に利用できるが、その
場合通話チャンネルの複数のオクテツトを再区分する従
局から送信される各パケットは、通話チャンネルがＰＣ
Ｍ式にコード化されているなら６４　ｋｂｉｔ／　ｓの
速度を表わす。しかし６４ｋｂｉｔ／　Ｓの速度は、低
速同期データリンク（例えば１２００　ｂｉｔ／　Ｓ　
）の再送信も行なう幾つかの従局に分割される。フラン
ス国特許出願第８６１７８６４号は、この種の伝送に適
合する回路配置につき記載している。フランス国特許出
願第８６１７８６４号によれば、低速データリンク再伝
送には６４　ｋｂｉｔ／　ｓの速度という大きい値は用
いない異なる従局からの複数のデータリンクにチャンネ
ルを分割するために、ＴＯ）ＩＡ伝送でフレーム及びマ
ルチフレーム構成が用いられる。つまり、マルチフレー
ムがｎ個のフレームから形成され、１チヤンネルのパケ
ットはｎフレーム毎にデータリンクに割当てられる（ｎ
はリンクの速度が遅くなるに従い増大する）。

主局では異なるデータリンクを送るチャンネルのパケッ
トシーケンスが所定フレームに従い通常の多重化形式に
変換される。前記の回路配置では伝送及びパケット受信
は以下の通り行なわれる。

一方では従局においてデータリンクに関するパケットの
伝送が、低速データ伝送手段（フランス国特許出願第８
６１７８６４号に記載）を介して割当てられる１又は複
数のフレームにおいて行なわれる。

データ伝送は、データをパケットに配置することに起因
する遅延をともないつつ順次行われる。この遅延はデー
タリンクが低速なほど長くなる。

他方主局においては、所定フレームに従って通常の多重
化形式に再構成するためのパケットシーケンスの変形又
は変換は、マルチフレームのパケット全体が受信された
際に行なわれる。よってこの変換ではマルチフレーム中
のパケットの位置に応じた遅延が生じる。従ってこの遅
延はマルチフレームの全持続時間にまで長くなりうる。

この遅延はデータ伝送にとり大きな障害とはならないか
もしれないが、通話チャンネルに影響を与える場合には
問題となる。その場合この遅延が、信号のパケット化及
び電話ネットワークを通過することによる遅延に付加さ
れるとエコーパスが増大し、そのエコーが電話の通話の
障害となる。

本発明の目的は、特に前述の如き種類のシステム用であ
って、パケットシーケンスの通常の多重化形式への変換
の間に主局で発生する遅延を減することで前記の欠点を
解決したデータパケットシーケンスを通常の多重化形式
へ変換する回路配置を提供するにある。

問題点を解決するための手段このため、データパケットシーケンスを変換する回路配
置は、複数のフレームからなるマルチフレームのタイム
スロットを記憶ユニットに吉き込み、所定フレームに従
った多重化形式への再構成のためパケット変換中に生じ
る遅延を最小限にするよう所定のアドレシング規則に従
ってパケット毎に記載ユニットの読み出しを行なうアド
レシング手段を有し、パケットの始まりの書き込みには
、それがマルチフレーム中のどこにあってもできるだけ
早く読み出しが後続することを特徴として有する。この
ようにして最小化された遅延は、通話チャンネルの伝送
中問題となる工］−を引き起こさない。

実施例第１図は、情報伝送システムで用いられるＴＤ）ＩＡフ
レーム及びマルチフレームの構造を理解しやすいように
したフレーム構成の例を示したものである。

ＴＤＨＡ方向、つまり従局から主局への方向においては
、データ伝送はフレームＴＧＩｔ内のタイムスロットＧ
ＲＯ乃至ＧＲ３１で行なわれる。

各タイムスロットＧＲには伝送が行なわれないセイフテ
ィガードの期間があり、このためデータの主局への到着
には不確定性が生じる。伝送速度の効率に及ぼすセイフ
ティガードの影響を減じるため各タイムスロットＧＲは
７２オクテツトに対応させられる。

タイムスロットＧｎＯは、局の各々により任意に獲得さ
れるセマフォチャンネルのため留保される。

主として局の遅延をチエツクするのに用いられるタイム
スロットＧＲ１は、局の各々により順次獲得される。

タイムスロットＧＲ２乃至ＧＲ３１は、主局の制御を受
けて従局の各々により情報を送るため獲１ｑされる。各
スロットは次の如き構成の７２オクテツトからなるパケ
ットからなる。

一伝送が行なわれないガード期間として１オクテツト。

一受信クロックの復元ができるように５クロツクオクテ
ツト。

一パケットの開始を示すプレアンブルとして１オクテツ
ト。

一パケットが通話チャンネルに割当てられた場合のチャ
ンネル毎のシグナリングのために１オクテツト。

一６４情報オクテツト。タイムスロットが通話チャンネ
ルに割当てられる際にはこれらの６４オクテツトは、パ
ケット化した８ｎ＋ｓの通話に対応する。

通話のコード化は８　ｋＨｚで行なわれるから、このフ
レーム構造によれば速度は２．３０４８ｂｉｔ　／　Ｓ
になる。

タイムスロットＧＲを複数のデータリンクに分割するの
にＴＤＨＡフレームは例えばＣＣＩＴＴ勧告×６５０に
定められた多重化フレームと同様なマルチフレームＨＴ
ＧＲに従って構成するのが有利であるが、これに限定さ
れるものではない。

この多重化形式は８０エンベロープの８ビツトからなる
。各オクテツトにおいて第１ビツトは特に多重化形式の
フレームを同期化するのに用いられ、続く６ビツトはデ
ータを送り、最終ビットはサービスビットとして用いら
れる。

６４　ｋｂｉｔ／　ｓの速度では、異なるチャンネルを
介して送られる速度は次の通りの値を有する。

−８０のうち１エンベロープを取る場合は６００ｂｉｔ
／ｓから８００　ｂｉｔ／５ −４０のうち１エンベロープを取る場合は１２００ｂｉ
ｔ／Ｓから１６００ｂｉｔ／５ −２０のうち１エンベロープを取る場合は２４００ｂｉ
ｔ／Ｓから３２００ｂｉｔ／５ −１０のうち１エンベロープを取る場合は４８００ｂｉ
ｔ／ｓから６４００ｂ　ｉ　ｔ／　ｓ−５のうち１エン
ベロープを取る場合は９６００ｂｉｔ／ｓから１２８０
０ｂｉｔ／　ｓ−５のうち２エンベロープを取る場合は
１９２００ｂｉｔ／Ｓから２５６００ｂｉｔ／　ｓその
際ＴＤＨＡマルチフレーム（ＨＴＧＲ）は、８０個のＴ
ＧＲフレームＴＲＧＯ乃至ＴＲＧ７９を送る。各タイム
スロットＧＲの持続時間は０．２５１３であり、各フレ
ームＴＧＨの持続時間は８ＩＳである。従って８０フレ
ームからなるマルチフレームＨＴＧＲの持続時間は６４
０１１３である。

主局から従局への方向で用いられる多重化伝送において
は６４０ｍ５毎にマルチフレームの同期が生じるが、Ｔ
ＤＨＡマルチフレームはこれに対し調整される。

従って、従局では低速データリンクについての伝送は、
多重化を行なうよう割当てられたタイムスロットＧＲに
おいてそのデータリンクに割振られた１又は複数のフレ
ーム期間にのみ行なわれる。

パケット１回分は３８４情報ビツト（６Ｘ６４）からな
る。

６００ｂ目／Ｓの伝送ではこれは６４０１３の情報に対
応するが、例えば４８００ｂ　ｉ　ｔ／　Ｓの速度の伝
送では８０ｍ５の情報に対応する。

あるタイムスロットＧＲにおいて主局が複数のデータリ
ンクに由来する情報成分を受信することがある。主局は
パケットの形式で受信したそれらのデータを、本実施例
では勧告Ｘ、５０に従った６　４　ｋｂｉｔ／　ｓの多
重化形式に変換する。

主局の概略化した基本回路図は第２図に示されている。

アンテナＡ１に接続された受信部ＰＲにより、異なるタ
イムスロットＧＲ期間中に従局から送信された情報成分
が受信される。受信部ＰＲの出力は、タイムベースＢＴ
Ｐからの信号Ｂ１により制御される整列回路配！ＡＬに
接続される。タイムベースＢＴＰの一部分はマルチフレ
ームパケットのクロックレート２．３０４ＨＨ２で動作
し、他の部分は３２タイムスロツトからなる内部多重化
形式のクロックレート２．０４８）４１１ｚ　（６４／
　７２　）で動作する。パケット開始を示すオクテツト
ＲＤＰがあるため、整列回路配置ｆＡＩは受信した情報
成分をソートし、多重化形式の３２タイムスロツトで規
則的に離間させてバスＨＸＲに出力できる。チャンネル
毎のシグナリングはタイムスロット１内で行なわれ、各
タイムスロットＧＲｎの６４情報オクテツトは、連続す
る６４フレ一ム期間中タイムスロットｎに存在する。バ
スＨＸＲは局へ接続される装備のためのものである。タ
イムベースＢＴＰは信号Ｂ２により、チャンネル毎のシ
グナリングＶ／Ｖ及び計算器Ｃのためのセマフォチャン
ネルＣ８を抜き出すデマルチプレクサＤＭをも制御する
。

またタイムベースＢＴＰは信号Ｂ２により、チャンネル
毎のシグナリング成分Ｖ／Ｖ、計算器から送信されてく
るセマフォチャンネルＣ８１局に接続された装置より多
重化形式のタイムスロット期間中送られてくるフレーム
整列信号成分ＶＴ及び情報成分ＭＸＥを再区分するマル
チプレクサＭを制御する。このマルチプレクサＭには、
タイムベースＢＴＰの信号Ｂ３出力に制御されて２．０
４８８ｂｉｔ／Ｓ多重化の速度から２．３０４Ｈｂｉｔ
／ｓ多重化の速度に速度変更を行なう回路Ｃｖが後続す
る。回路Ｃ■の出力は、アンテナＡ２に接続された送信
部ＰＥに接続される。

また主局は、データが自ぎ込まれる記憶ユニット付近で
構成される異なる低速データ伝送を所定のフレームＴＰ
に従って復元するようパケットを通常の多重化形式に変
換する回路配Ｉ　ＨＲＴを有する。異なる低速伝送を復
元するため、本発明による回路配＠ＨＲＴは、複数のフ
レームからなるマルチフレームのタイムスロットを記憶
ユニットに書き込み所定フレームＴＰに従って多重化形
式に再構成するデータパケットの変換中に起こる遅延を
最小限にするよう所定アドレス規則に従ってパケット毎
に記憶を読み出すアドレシング手段を有し、パケットの
始まりの書き込みには、それがマルチフレームのどこに
位置しようともできるだけ迅速に読み出しが後続する。

従って回路配［ＨＲＴにより、期間ｎ中に受信されタイ
ムスロットＧＲｎ中に受信されるマルチフレームパケッ
トの構造を有する情報成分ＰＫから、本実施例では勧告
ｘ、５０に従い選定された通常の６４　ｋｂｉｔ／ｓ多
重化形式への変換を、本発明の基本思想により変換中に
付加的な遅延を起こすことなく行ないうる。回路配ｆ＆
　ＨＲＴは信号ＳＹにより同期化され、周波数８ｋＨ７
のクロック信号Ｓ８により制御される。信号ＳＹ及びＳ
８はともにタイムベースＢＴＰから供給される。また回
路配［ＨＲＴには、計算器Ｃから速度に関する情報信号
ＤＥＢが供給され、整列信号ＶＴが供給される。

期１！Ｊｎ中にもあるタイムスロットＧＲｎで構成され
るパケットマルチフレームは例えば８０パケツトからな
る。各パケットは６４情報オクテツトからなり、８ＩＳ
の期間中に送られる。８０パケツトは６４０＋ｅｓの間
に順次送られる。

本実施例では勧告Ｘ、５０のフレームと同一に構成され
たある期間についてのこのパケットマルチフレームは、
本発明の特徴に従ってランダムアクセスメモリから構成
される記憶ユニットに記憶される。

６４オクテツトからなりマルチフレーム中ではＯから７
９までの番号を付された異なるパケットＰＭは、前記メ
モリのロケーションＥＭ　（０乃至１２４）に入れられ
る。第３図は、マルチフレーム中でのパケットＰＭの番
号と、パケットが書き込まれるメモリのロケーションＥ
Ｍとの対応を示す。

Ｘ、５０多重化形式を再構成するには、書き込み順序と
は異なる順序で読み出す必要がある。またこの変換によ
る遅延を最小限にするには、各パケットの始まりの書き
込みの後なるべく早くその読み出しを、特にマルチフレ
ーム中のパケットの位置にかかわらず行なう必要がある
。

読み出しモードにおけるメモリのアドレシング手段につ
いて取り上げる前にアドレシング規則について説明する
。

ｘ、５０フレームは、同一速度でデータを送る５つのチ
ャンネルＣＯ乃至Ｃ５からなる。単一のチャンネルで送
られるバスの数は、それらのバスの速度（１９２００ｂ
ｉｔ／　Ｓ　、　９６００　ｂｉｔ／　Ｓ　、　４８０
０　ｂｉｔ／　ｓ　１２４００　ｂｉｔ／　ｓ　、　１
２００　ｂｉｔ／ｓ及び６００　ｂｉｔ／Ｓ　）の関数
である。第４図は、チャンネルＣＯが４８００ｂｉｔ、
／ｓで２パスを送る低速データ伝送の例を示す。

＊９６００　ｂｉｔ／　ｓの速度に対するアドレシング
規則。パケット番号ＰＭはそのメモリ中でのロケーショ
ン番号ＥＭに従う。

メモリの書き込み及び読み出しは、マルチフレームの速
度に同期して行なわれる。パケットＰＯのオクテツト０
の書き込みの直後に読み出しがなされる。

チャンネルＣＯは９６００　ｂｉｔ／　Ｓでバスを送る
。

チャンネルＣＯ乃至Ｃ４の各々のパケットの書き込みの
ための期間である４Ｑｍｓの間に６４オクテツトが各チ
ャンネルで読み出される。従ってパケットＰＯは完全に
読み出され、チャンネルＰＯの第２のパケットであるパ
ケットＰ８は書き込みの直後に読み出される。

ｍをパケット番号、ｎをパケット内のオクテツト番号と
してオクテツトを記号Ｐ、。で表わすと、チャンネルＣ
Ｏの異なるパケットについての読み出し順序は次の通り
である。

ＰＯ、ＰＯ’、　ＰＯ２，・・・、ＰＯ６３，Ｐ８１６
３　　　　　　６３　　　　　Ｇ・・・、Ｐ８　　　・・・、　Ｐ１１２　　、　Ｐ１２
Ｇ　　　・・・他の４つのチャンネルの読み出しは、パ
ケットＰＯの６４オクテツトの書き込みのための期間で
ある８１Ｓの間に各チャンネルで平均して６４／　５　
＝１２．８バイト、つまり場合により１２オクテツト又
は１３オクテツトが読み出されることを考慮に入れてチ
ャンネルＣＯの読み出しから導かれる。各チャンネルＣ
Ｘのパケットの始まりの各１き込みにできるだけ迅速に
読み出しが後続するようにするには、マルチフレームの
始まりにおいて各チＶンネルＣｘの読み出しを早める必
要がある。これにはパケットＰＯ，Ｐ１．Ｐ２．Ｐ３及
びＰ４の第１オクテツトの書き込みには、それぞれチャ
ンネルＣｏ、Ｃ４，Ｃ３，Ｃ２及びＣ１のオクテツトの
読み出しが後続し、従ってそれぞれ１３゜２６．３８及
び５１オクテツトのシフトがなされねばならないという
ことを考慮に入れる必要がある。

異なるチャンネルについてのアドレシングは、次の規則
を適用することでチャンネルＣＯのアドレシングから導
かれる。

オクテツト番号ｎはモジュロ６４で計算され、パケット
番号ｍはモジュロ１２８で計算される。ｎが６４以上の
場合ｍの値は８ずつ増加されねばならない。

＊　４８００ｂｉｔ／ｓの速度に対するアドレシング規
則。

４８００　ｂｉｔ／　Ｓの速度では、各チャンネルは２
つのバス■０及びＶｌからなる。チャンネルＣＯのバス
ＶＯの読み出しは、まずパケットＰＯで行なわれ、つい
でパケットＰ１６等で行なわれて最後はパケットＰ１１
２で行なわれる。読み出し順序は次の通りとする。

ＰＯ，ＰＯ’、・・・、　ＰＯ６３，Ｐ２Ｓ５．　Ｐ１
６６３・・・、　Ｐ１１２　　、　Ｐ１１２６３パケッ
トＰＯ，Ｐ１６．・・・のオクテツトＯは古き込みの直
後に読み出しがされる。５つのパケットがメモリに書き
込まれる期間中に各チャンネルで６４オクテツトが読み
出される。各チャンネルは２パスからなるから、各チャ
ンネルの各バスで３２オクテツトの読み出しがなされる
。これはＣＯのバスｖ１を送るパケットが磨き込まれる
時点ではすでにマルチフレームの始まりからのバスＶ１
の３２オクテツトの読み出しが済んでいるということで
ある。従ってマルチフレームの始まりにおいてバスＶ１
１の読み出しは３２オクテツト進められなければならな
い。

他の４つのチャンネルのバスの読み出しは、パケットの
書き込み期間中平均して各チャンネルで１２．８オクテ
ツト、従って各バスでは６．４オクテツト、つまり場合
により６オクテツト又は７オクテツトが読み出されると
いうことを考慮してＣＯの２つのバスの読み出しから導
かれる。異なるチャンネルのバスｖＯについては読み出
しをそれぞれ７．１３．１９及び２６オクテツトシフト
する必要があり、バス■１については読み出しを６゜１
３．１９及び２５オクテツトシフトする必要がある。

チャンネルＣＯのバスｖＯのアドレシング規則に基くア
ドレシング規則は次の表の通りである。

この表は、ｎｏ及びｍＯの値に加えられるべき値を示す
。オクテツト番号ｎはモジュロ６４で計算され、パケッ
ト番号ｍはモジュロ１２８で計算される。ｎが６４以上
の場合はｍの値は１６ずつ増加されねばならない。

＊　２４００ｂｉｔ／ｓの速度に対するアドレシング規
則。

２４００　ｂｉｔ／　Ｓの速度では、各チャンネルは４
つのバス■０乃至Ｖ３からなる。ＣＯのパスｖＯの読み
出しは、パケットＰＯ，Ｐ３２．Ｐ６４及びＰ９６で行
なわれる。パケットＰＯ，Ｐ３２．Ｐ６４及びｐ９６の
オクテツトは書き込みの直後に読み出しがなされる。

５つのパケットがメモリに書き込まれる期間中に、各チ
ャンネルで６４オクテツトが読み出される。各チャンネ
ルは４バスからなるから、各チャンネルの各パスでは１
６オクテツトの読み出しがなされる。従ってチャンネル
ＣＯの他のパスについては、マルチフレームの始まりの
読み出しは、先行するパケットに対しそれぞれ１６．３
２及び４８オクテツト進められねばならない。

他の４つのチャンネルのパスの読み出しは、パケットの
虐き込み期間申合パスで平均３．２オクテツト、つまり
場合により３オクテツト又は４オクテツトが読み出され
るということを考慮してＣＯの４つのパスの読み出しか
ら導かれる。異なるチャンネルのパスについて行なう必
要がある読み取りのシフトは次の通りである。

パスｖＯについては４．７．１０及び１３オクテツト。

パスｖ１については３．７．１０及び１３オクテツト。

パスｖ２については３．．６．９及び１３オクテツト。

パスＶ３については３，６．９及び１２オクテツト。

チャンネルＣＯのパスＶＯのアドレシング規則に基くア
ドレシング規則は、ｎｏ及びｍＯの値に加えられるべき
値を示す次の表に表わされている。

オクテツト番号ｎはモジュロ６４で計算され、パケット
番＠ｍはモジュロ１２８で計算される。ｎが６４以上の
場合はｍの値は３２ずつ増加されねばならない。

＊　１２００ｂｉｔ／ｓの速度に対するアドレシング規
則１２００ｂｉｔ／ｓの速度では、各チャンネルは８つ
のバス■０乃至Ｖ７からなる。ＣＯのパスＶＯの読み出
しは、パケットＰＯ及びＰ６４で行なわれる。

パケットＰＯ及びＰ６４のオクテツトＯは書き込みの直
後に読み出しがなされる。

５つのパケットがメモリに書き込まれる期間中に、各チ
ャンネルで６４オクテツトが読み出される。つまり各パ
スで８オクテツトが読み出される。

従ってチャンネルＣＯの他のパスについて、マルチフレ
ームの始まりの読み出しは、先行するパケットに対しそ
れぞれ８．１６．２４．・・・、及び５６オクテツト進
められねばならない。

他の４チヤンネルのパスの読み出しは、パケットの１き
込み期間申合バスで平均１．６オクテツト、つまり場合
により１オクテツト又は２オクテツトが読み出されると
いうことを考慮してチャンネルＣＯの読み出しから導か
れる。異なるチャンネルのパスについて行なう必要があ
る読み出しのシフトは次の通りである。

パスｖＯ及び■１については２．４．５及び７オクテツ
ト。

パスＶ１については２．３．５及び７オクテツト。

パス■３及びＶ４については２，３．５及び６オクテツ
ト。

パスＶ５については１．３．５及び６オクテツト。

パスＶ６及びｖ７については１．３．４及び６オクテッ
ト。

チャンネルＣＯのバス■０のアドレシング規則に基（ア
ドレシング規則は、ｎｏ及びｍＱの値に加えられるべき
値を示す次の表に表わされている。

オクテツト番号ｎはモジュロ６４で計算され、パケット
番号ｍはモジュロ１２８で計算される。ｎが６４以上の
場合はｍの値は６４ずつ増加されねばならない。

＊　６００ｂ　ｉ　ｔ／　ｓの速度に対するアドレシン
グ規則。

６００ｂｉｔ／　ｓの速度では、各チャンネルは１６の
バスｖＯ乃至Ｖ１５からなる。ＣＯのバスＶＯの読み出
しはパケットＰＯでのみ行なわれる。オクテツト０は書
き込みの直後に読み出しがされる。

５つのパケットがメモリに書き込まれるｗＪＩＪ中に、
各チャンネルで６４オクテツトが読み出される。つまり
各バスで４オクテツトが読み出される。

従ってチャンネルＣＯの他のバスについては、マルチフ
レームの始まりの読み出しはそれぞれ４゜８．１２．・
・・、及び６０オクテツト進められねばならない。

他の４チヤンネルのバスの読み出しは、パケットの１き
込み期間申合パスで平均０．８オクテツト、つまり場合
によりＯ又は１オクテツトが読み出されるということを
考慮してチャンネルＣＯの読み出しから導かれる。異な
るチャンネルのバスについて行なう必要がある読み出し
のシフトは次の通りである。

バスＶＯ，Ｖｌ及びＶ２については１．２．３及び４オ
クテツト。

バスＶ３．Ｖ４及びＶ５に−）いＴは１．２．３及び３
オクテツト。

バスＶ６．Ｖ７．Ｖ８及びＶ９については１．２゜２及
び３オクテツト。

ハスｖ１０．ｖ１１及びＶ１２にツイテは１．１．２及
び３オクテツト。

バスＶ１３．　Ｖ１４及びＶ１５にツイテは０．１．２
及び３オクテツト。

チャンネルＣＯのバス■０のアドレシング規則に基くア
ドレシング規則は、ｎＱ及びｍＱの値に加えられるべき
値を示す次の表に表わされている。

オクテツト番号ｎはモジュロ６４で計算される。

＊　１９２００ｂｉｔ／ｓの速度に対するアドレシング
規則１９２００ｂｉｔ／ｓのバスは２つのチャンネルか
らなる。

本実施例では１９２００ｂｉｔ／ｓのバスは、チャンネ
ルＯ及び１又はチャンネル２及び３を用いるよう定めら
れている。

チャンネルＯ及び１を用いるバスでは、読み出しはまず
ＣＯのパケットで行なわれ、次に０１のパケットで行な
われ、その次に再びＣＯのバケツトで行なわれ、ざらに
Ｃ１のパケットで行なわれ、というように続く。

つまり読み出しの順序は次のようになる。

ＰＯ，ＰＯｌ、・・・、ＰＯ６３，Ｐｌｏ、・・・ＰＩ
　　、Ｐ８　　、・・・、Ｐ９°、・・・　ｐ　９６３
・・・、Ｐ１２０　　、・・・、Ｐ１２１　°、・・・
このバスのｘ、５０多重化形式のチャンネルｃｏｔ、＝
ｌｆＩ人される部分についてのアドレシング規則は、上
記のパケットシーケンスで２つのオフテラｌ〜のうち１
つのオクテツトを読み出していくというものである。こ
のバスのチャンネルＣ１に挿入される部分についてのア
ドレシング規則は、チャンネルＣＯについてのアドレシ
ング規則のオクテツト番号に＋１を加えることで導かれ
る。パケットＰＯのオクテツトは書き込みの直後に読み
出される。

同様にチャンネル２及び３を用いるバスについては、Ｃ
２と０３のパケットから交互に読み出しがなされる。第
１のバスのパケットＰＯ及びＰｌが書き込まれている期
間中に第２のバスの（１２８Ｘ　２　）　／　５　＝５
１．２オクテツトが読み出される。

従ってＰ２の書き込み開始直後にその読み出しがなされ
るには、マルチフレームの始まりにおいて第２のバスの
読み出しが５２オクテツト進んでいる必要がある。つま
り、このバスの読み出しは次の順序で行なわれる。

Ｐ１２３　　、・・・、Ｐｌ　２３６３．Ｐ２　°、・
・・６３　０．。

Ｐ２．、Ｐ３°、・・・、Ｐ３６３．Ｐｌｏ。

・・・、Ｐ１２２　　、Ｐ１２３°、Ｐ１２３”このバ
スのチャンネルＣ２に挿入される部分についてのアドレ
シング規則は、上記のパケットシーケンスで２つのオク
テツトのうち１つのオクテツトを読み出していくという
ものである。このバスのチャンネルＣ３に挿入される部
分についてのアドレシング規則は、チャンネルＣ２につ
いてのアドレシング規則のオクテツト番号に＋７を加え
ることで導かれる。パケットＰ２のオクテツトＯの読み
出しは、オクテツト４の書き込み後、つまり０．６２５
ｍ５未満遅れて行なわれる。

これら２つのバスはそれぞれ独自のアドレシング規則を
有する。

以上に述べた変換規則によりパケットから多重化形式へ
の変換の間に生じる遅延は、それぞれ次の値以下である
。

９６００ｂ　ｉ　ｔ／　Ｓでは０．６２５ｍ５４８００
ｂｉｔ／ｓ　テＧ、ｔ　１．１２５ｎｓ２４００ｂ　ｉ
　ｔ／　ｓでは２．１２５ｍ５１２００ｂｉｔ／ｓでは
４．６２５ｎ＋５６００ｂ目／Ｓでは８ｍ５１９２００ｂｉｔ／　Ｓでは０．６２５ｍ５データパケ
ツトを通常の多重化形式に変換し、所定フレームに従っ
て異なる低速のデータ伝送を再構成する回路配置ＮＲＴ
の回路図は、第５図に示されている。本発明の特徴に従
って異なる低速でデータを受信する回路配置ＨＲＴは、
単一のマルチフレームを記憶するランダムアクセスメモ
リからなる記憶ユニットと、タイムベースに制御されて
書き込み及び読み出しを行なうアドレシング手段とから
なり、前記記憶ユニットは加算器と異なる低速度が示さ
れる限定された大きさのランダムアクセスメモリと協働
する再プログラム可能なメモリにより主として定められ
る所定規則に従う。

回路配置ＨＲＴの記憶ユニット１は、本実施例では８１
９２のオクテツトを記憶する単一のランダムアクセスメ
モリからなる。マルチフレームの８０パケツトＰＫは、
シリアルパラレル変換器２によりシリアルパラレル変換
された後にこのメモリに書き込まれる。メモリ１への書
き込みは、局のタイムベースＢＴＰ　　（第２図）によ
り（信号ＳＹ）同期化され、やはりタイムベースＢＴＰ
から供給されるＢＫ＋＋ｚクロックＳ８により制御され
るタイムベース３の制御を受けて後述の通常の方法で行
なわれる。メモリ１の読み出しは、パケットの始まりを
１き込む時点及び読み出される時点を分離する時間が最
少となるよう固定された異なる順序で行なわれる。メモ
リ１の読み出しアドレシングは、前記のアドレシング規
則に従ってアドレシング手段４により定められる。読み
出し時点は、８１９２の１３ビツトワードの容量があり
チャンネルＣＯのバスＶＯのアドレシング規則が記憶さ
れる再プログラム可能メモリ４ａにより定められる。こ
のためメモリ４ａには、８つのセクタが形成され、各セ
クタは１６グループの６４ワードからなる。セクタは次
のように分配される。

−９６００ｂＨ／　Ｓの速度でのセクタ。１６グループ
は全く異なり、チャンネルＣＯのバスｖＯからの情報デ
ータが入れられる６４Ｘ１６アドレスを有する。

４８００　ｂｉｔ／　Ｓの速度でのセクタ。１６グルー
プの各々において各ワードは２回繰り返され、その集合
はチャンネルＣＯのバスｖＯからの情報データが入れら
れる３２Ｘ１６アドレスを有する。

２４００　ｂｉｔ／　ｓの速度でのセクタ。１６グルー
プの各々において各ワードは４回繰り返され、その集合
はチャンネルＣＯのバスＶＯからの情報データが入れら
れる１６Ｘ１６アドレスを有する。

１２００　ｂｉｔ／　Ｓの速度でのセクタ。１６グルー
プの各々において各ワードは８回繰り返され、その集合
はチャンネルＣＯのバスＶＯからの情報データが入れら
れる８Ｘ１６アドレスを有する。

−６００ｂｉｔ／Ｓの速度でのセクタ。１６グループの
各々において各ワードは１６回繰り返され、その集合は
チャンネルＣＯのバスｖＯからの情報データが入れられ
る４×１６アドレスを有する。

−チャンネルＣＯ及びＣ１での１９２００ｂｉｔ／　ｓ
の速度に対するセクタ。１６のグループは全く異なり、
各グループは、チャンネルＣＯのバスｖｏからの情報デ
ータが入れられる２Ｘ６４Ｘ１６アドレス全体について
２つのうち一方のアドレスのみを有する。

チャンネルＣ２及びＣ３でのｔ９２００ｂｉｔ／　Ｓの
速度に対する上記と同様なセクタ。

再プログラム可能メモリ４ａについては、チャンネルＣ
ＯバスｖＯのアドレシングから速度、チャンネルのラン
ク及びパス番号の関数である新たなアドレシングを導く
には前記の表に示された加算規則を適用する必要がある
。このためパケットマルチフレームと位相周期し８にＨ
２（６４ＫＩＩＺ　／８）で動作するタイムベース３が
、１／６４カウンタ３ｂ及び１／１６カウンタ３Ｃに後
続される１１５カウンタから構成される。このタイムベ
ースにより読み出しモードにおいてマルチフレームが入
力される間に異なるパケットを受信するメモリ１のアド
レシングが可能となる。カウンタ３ａの３ビツト出力及
びカウンタ３Ｃの４ビツト出力により、マルチプレクサ
４ｂでのパケットのアドレス決定が可能となり、カウン
タ３ｂの６ビツト出力によりマルチプレクサ４ｂでのオ
クテツトのアドレス決定が可能となる。そのために、１
／６４カウンタ３ｂが最下位ビットを出力し、１／１６
カウンタ３Ｃが最上位ビットを出力する一方で１１５カ
ウンタ３ａが中間の位のビットを出力する。このように
してワードの書き込み開始が行なわれ、次いで別のワー
ドが読み出される。

タイムベース３により、チャンネルＣＯのバスＶＯの読
み出しアドレシング規則が記憶された再プログラム可能
メモリ４ａの部分的アドレシングも可能となる。１／６
４カウンタ３ｂは最下位ビット、つまりワード番号ＮＭ
を出力し、１／１６カウンタ３Ｃは中間の位のビット、
つまり（１６のグループにおける）グループ番号ＮＧを
出力する。

さらにタイムベース３により、一方では使用されるメモ
リ４ａのセクタ番号ＮＳを確認し住方では用いられる加
算規則を決定する回路配置をアドレスすることができる
。

上記のうち最後の動作を行なうための回路配置は、主と
して＄１１限された大きさのランダムアクセスメモリ４
Ｃと再プログラム可能メモリ４ｄとを用いる。３ビツト
の５ワード用メモリ４Ｃは、マルチプレクサ４ｅを介し
てチャンネル番号ＮＣを発生する１１５カウンタ３ａに
よりアドレスされる。局の計算器は、マルチプレクサ４
ｅに供給される情報信号ＤＥＢの助けを得て、メモリ４
ａで用いられるセクタ番号ＮＳを、各チャンネルにより
送られる速度の関数として各チャンネルに対応するワー
ドに書き込む。１６２ＱＯｂｉｔ／　ｓの速度について
は、使用されるチャンネル（Ｇｏ及びＣ１あるいはＣ２
及びＣ３）に応じて２つの異なるセクタ番号が示される
。情報ＮＳはメモリ４ａに供給される前にまずメモリ４
ｆに記憶される。

５１２の１６ビツトワードを記憶するメモリ４ｄは２回
読み出される。第１回目の読み出しは、マルチプレクサ
４ｇを介して一方ではメモリ４Ｃから供給されメモリ４
ｆに記憶されていたセクタ番＠ＮＳ及び他方ではパケッ
トマルチフレーム中の５チヤンネルの集合のランクＲＣ
により定まるアドレスにより行なわれる。５チヤンネル
のランクＲＣは、１／６４カウンタ３ｂの初めの４段（
４ビツト）で定められる。メモリ４ｄは５ビツトで次の
如き使用されるバスの性質を示す。

１９２００ｂｉｔ／　ｓでのバスＶＯ９６００ｂａｔ／　ｓ　テ（ＤハスＶ　０４８００　ｂ
ｉｔ／　ｓでのパスＶＯ又はｖ１２４００　ｂｉｔ／Ｓ
ｔ’（７）ハスＶｏ、　Ｖ　１　、　Ｖ２又はｖ３１２
００　ｂｉｔ／　Ｓでのパスｖｏ、ｖｉ、・・・、Ｖ７
６００ｂｉｔ／５ｒ（７）ハスＶＯ，Ｖｌ、−Ｖｌ　５
３２のバス番号ＮＶ　（５ビツト）が使用可能である。

メモリ４ｄからの１回目の読み出しは、メモリ４ｈに記
憶される。

次にメモリ４ｄは、マルチプレクサ４９を介して、一方
ではチャンネル番号を出力する１１５カウンタ３ａによ
り、他方ではメモリ４ｈに記憶されているパス番号によ
り再びアドレスされる。するとメモリ４ｄからは次の情
報が得られる。

メモリ４ａから供給されるパケットｍの番号ＮＰに加え
られるべき値ＰＡ０この値は７ビツトで示される。

−やはりメモリ４ａから供給されるオクテツトｎの番号
Ｎｏに加えられるべき値ＯＣ０この値は６ビツトで示さ
れる。

一新たなオクテツト番号Ｎｏ’　＝ＮＯ＋ＯＣが６４以
上である場合に新たなパケット番号ＮＰ’＝ＮＰ＋ＰＡ
に８．１６．３２又は６４の捕足的な加締演算を行なう
ようにするデマルチプレクサ４１への３ビツト命令ＮＶ
’ ３つの加算器により、パケット番号ＮＰ’ＮＰ″＝ＮＰ
’　＋ＰＡ’及びメモリ１の読み出しアドレスを示すパ
ケット中のオクテツト番号ＮＯ′を得る加算が行なわれ
る。

加算器４ｊは、マルチプレクサ４ｂに送られるモジュロ
６４のオクテツト番号ＮＯ’　を６ビツトで、またデマ
ルチプレクサ４１に送られる値６３が越えられたことを
示す信号ＳｕＰを出力する。

加算器４には、７ビツトのパケット番号でモジュロ１２
８の中間的な値を出力する。

加算器４ρは、７ビツトのパケット番号でモジュロ１２
８の確定値ＮＰ″をマルチプレクリ−４ｂへ送る。この
値Ｐ　Ｎ　”は、加算器４にの結果４Ｐ’及びあふれ情
報ＳｕＰにより有効とされたデマルチブレク＋ｔ４ｉの
出力Ｐ　Ａ　”から計算される。デマルチプレクサ４１
は、メモリ４ｄからの命令ＮＶ’　に応じ値８．１６．
３２又は６４を出力する。

各オクテツトの第１ビツトにＸ、５０フレ一ム整列情報
を挿入する回路配置５は、メモリの出力側に設けられ、
フレーム整列情報ＶＴを供給される。回路配置５の出力
は、パラレルシリアル変換を行なう変換器６に接続され
、所定フレームに従った情報データＴＰとされる。

かかる構成には、異なるチャンネルで速度の分配を変え
る場合制限された大きさのランダムアクセスメモリ、つ
まり５ワードメモリ４Ｃを変更するだけでよいという利
点がある。

またかかるパケットを通常の多重化形式に変換する間に
生じる遅延を最少限にする読み出し方法は、容易かつ有
利に任意の多重化構成の形成に拡張できる。特に、第２
図の３２パケツトフレームを３２期期間型化形式に変換
する整列回路配置Ａｍに適用して、６４ｋｂｉｔ／ｓで
の３２バスの構成、及び従って同一速度のデータ用とし
うる。

従って、本発明の回路配置の変形例として、回路配置が
各タイムスロットにおいて同一速度でデータパケットを
受信する場合、記憶ユニットは単一パケットフレームを
受け入れるランダムアクセスメモリから構成され、タイ
ムベースの制御を受けて所定規則に従い前記記憶ユニッ
トの占き込み及び読み出しを行なうアドレシング手段は
主としてアドレシング規則が記憶された再プログラム可
能なメモリからなり、このアドレシング規則はタイムス
ロット中のパケットの由き込みの後には次の多重化フレ
ームの始まる前パケットの始まりの読み出しがなされる
ようにすることを特徴とする回路配置である。

この場合回路配置は大幅に単純になる。タイムベース３
は、１／３２カウンタにより後続される１／６４カウン
タから形成され、記憶ユニットは２０４８ワードを記憶
するのみのランダムアクセスメモリにより構成される。

アドレシング手段は第５図に示される構成を略有する。

一加算６４ｋ及び４ｊと協働し６４ワードの再プログラ
ム可能メモリ４ａと３２ワードの再プログラム可能メモ
リとを組み合わせることより、加算器４１は不要となり
、また全てのパスが同一速度であるためメモリ４Ｃは余
計となる。

あるいは、３２バスの各々のアドレシング規則が記憶さ
れる単一の６４　Ｘ　３２　＝　２０４８ワードの再プ
ログラム可能メモリを設けてもよい（メモリ４ａ及び４
ｄと加算器４ｋ及び４ｊをこの２０４８ワードのメモリ
で置き換えるのが有利である）。

アドレシング規則は、パケットの書き込み中３２パケッ
トの各々で２つのオクテツトが読み出される。各パケッ
トの読み出しは、下位ランクのパケットの読み出しに対
し２オクテツト進められる。

かかる回路配置を用いると、各パケットの第１オクテツ
トは書き込みの直後に読み出される。データパケットを
通常の多重化形式に変換する除虫じる遅延はこの場合多
重化形式のフレーム持続時間である０、　１２５ｍ５以
下である。

【図面の簡単な説明】

第１図は、本明細棗の発明の詳細な説明のａ９頭に記載
した種類の伝送システムにおいて本発明に従って用いる
のに適するフレーム構成の例を示す図、第２図はデータ
伝送システムの主局を概略的に示す基本回路図、第３図
はマルチフレームでのパケット番号とパケットが書ぎ込
まれる記憶ユニットロケーションの対応を示す図、第４
図は記憶ユニットへの低速データ伝送の例を示す図、第
５図は異なる低速度でのデータ伝速のため所定フレーム
に従ってデータパケットを通常の多重化形式に変換する
回路配置の回路図を示す図である。丁ＧＲ・・・フレーム、ＧＲ・・・タイムスロット、Ｈ
ＴＧＲ・・・マルチフレーム、Ａ１．Ａ２・・・アンテ
ナ、ＰＲ・・・受信部、ＢＴＰ・・・タイムベース、Ａ
Ｌ・・・整列回路配置、ＨＸＲ・・・バス、Ｃ・・・計
算器、ＤＭ・・・デマルチプレクサ、Ｍ・・・マルチプ
レクサ、Ｃ■・・・回路、ＰＥ・・・送信部、）ＩＲＴ
・・・回路配置、１・・・メモリ、２・・・シリアルパ
ラレル変換器、３・・・タイムベース、３ａ、３ｂ、３
ｃ・・・カウンタ、４・・・アドレシング手段、４ａ、
４ｄ・・・再プログラム可能メモリ、４ｂ、４ｅ、４Ｑ
・・・マルチプレクサ、４Ｃ・・・ランダムアクセスメ
モリ、４ｆ、４ｈ・・・メモリ、４１・・・デマルチプ
レクサ、４ｊ、４に、４ρ・・・加算器、５・・・回路
配置、６・・・パラレルシリアル変換器。ＭＭ

Claims

【特許請求の範囲】

（１）一伝送方向に時分割多重アクセス原理を用いたデ
ータ伝送システム用にデータパケットのシーケンスを通
常の多重化形式に変換する回路配置であり、前記伝送シ
ステムは主局と従局とからなり異なる従局により共用さ
れ及び従局に割当てられる時分割多重アクセスフレーム
のタイムスロットでデータをパケット毎に伝送するネッ
トワークから構成され、一連の時分割多重アクセスフレ
ームは主局へ伝送されて所定フレームに応じ通常の多重
化形式に変換され、前記回路配置はデータが入れられる
記憶ユニットに基いて形成されてなり、複数のフレーム
からなるマルチフレームのタイムスロットを記憶ユニッ
トに書き込み、所定フレームに従った多重化形式への再
構成のためパケット変換中に生じる遅延を最小限にする
よう所定のアドレシング規則に従つてパケット毎に記憶
ユニットの読み出しを行なうアドレシング手段を有し、
パケットの始まりの書き込みには、パケットがマルチフ
レーム中のどこにあつてもできるだけ早く読み出しが後
続することを特徴とするデータパケットシーケンスを通
常の多重化形式に変換する回路配置。
（２）データを異なる低速度で受信し、一連の時分割多
重アクセスフレームはＣＣＩＴＴ勧告Ｘ．５０に従うフ
レームと同様にタイムスロットが伝送される速度の関数
として割当てられるようマルチフレームに構成されてな
るデータパケットシーケンスを通常の多重化形式に変換
する回路配置であって、記憶ユニットは単一のマルチフ
レームを記憶するランダムアクセスメモリと、タイムベ
ースの制御を受けて書き込みと読み出しのアドレシング
を行なうアドレシング手段とから構成され、所定規則に
従う該記憶手段は、加算器と異なる低速度が示される制
限された大きさのランダムアクセスメモリと協働する再
プログラム可能なメモリの組み合わせから主として形成
されることを特徴とする請求項１記載のデータパケット
シーケンスを通常の多重化形式に変換する回路配置。
（３）各タイムスロットにおいて同一速度でデータパケ
ットを受信するデータパケットシーケンスを通常の多重
化形式に変換する回路配置であつて、記憶ユニットは単
一パケットフレームを受け入れるランダムアクセスメモ
リから構成され、タイムベースの制御を受けて所定規則
に従い該記憶ユニットの書き込み及び読み出しを行なう
アドレシング手段は主としてアドレシング規則が記憶さ
れた再プログラム可能なメモリからなり、このアドレシ
ング規則はタイムスロット中のパケットの書き込みの後
には次の多重化フレームの始まる前にパケットの始まり
の読み出しがなされるようにすることを特徴とする請求
項１記載のデータパケットシーケンスを通常の多重化形
式に変換する回路配置。