JPH0213831B2 - - Google Patents
Info
- Publication number
- JPH0213831B2 JPH0213831B2 JP58044608A JP4460883A JPH0213831B2 JP H0213831 B2 JPH0213831 B2 JP H0213831B2 JP 58044608 A JP58044608 A JP 58044608A JP 4460883 A JP4460883 A JP 4460883A JP H0213831 B2 JPH0213831 B2 JP H0213831B2
- Authority
- JP
- Japan
- Prior art keywords
- barrier
- region
- fermi level
- interface
- base region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000004888 barrier function Effects 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 20
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 5
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 3
- 239000000463 material Substances 0.000 description 17
- 239000013078 crystal Substances 0.000 description 6
- 239000000969 carrier Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 208000033991 Device difficult to use Diseases 0.000 description 1
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7606—Transistor-like structures, e.g. hot electron transistor [HET]; metal base transistor [MBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/084—Ion implantation of compound devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/14—Schottky barrier contacts
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明の技術分野
本発明は、高速度スイツチングの半導体素子に
係る。
係る。
従来技術
極めて高速度である１つの型の半導体素子は、
従来用いられている、ベース領域を横切るドリフ
ト及び拡散型のキヤリア伝導の原理でなく、バリ
ステイツク即ち熱い電子型の伝導の原理を用いて
いる。この型の伝導に於ては、キヤリアがベース
領域を横切つてエミツタ障壁からコレクタ障壁へ
より低いエネルギ損失の確率で移動する。この原
理を用いている素子は概して、半導体材料に於け
るキヤリアの平均自由行程のオーダーの寸法を有
する、伝導の行われるベース型領域を有し、信号
変換のために多数キヤリアを用いている。
従来用いられている、ベース領域を横切るドリフ
ト及び拡散型のキヤリア伝導の原理でなく、バリ
ステイツク即ち熱い電子型の伝導の原理を用いて
いる。この型の伝導に於ては、キヤリアがベース
領域を横切つてエミツタ障壁からコレクタ障壁へ
より低いエネルギ損失の確率で移動する。この原
理を用いている素子は概して、半導体材料に於け
るキヤリアの平均自由行程のオーダーの寸法を有
する、伝導の行われるベース型領域を有し、信号
変換のために多数キヤリアを用いている。
バリステイツク又は熱い電子型のトランジスタ
の或る初期のモデルは、金属をベース領域として
用いており、1962年７月のIRE−AIEE Solid
State Device Research Conferenceに於けるM.
M.Atalla等による論文により記載されている。
それらの初期の金属ベース構造体に於て生じた問
題は、ベースとして働く蒸着金属の処理が難し
く、その結果所望レベルよりも低い質の素子が形
成されたことである。
の或る初期のモデルは、金属をベース領域として
用いており、1962年７月のIRE−AIEE Solid
State Device Research Conferenceに於けるM.
M.Atalla等による論文により記載されている。
それらの初期の金属ベース構造体に於て生じた問
題は、ベースとして働く蒸着金属の処理が難し
く、その結果所望レベルよりも低い質の素子が形
成されたことである。
更に、特別な半導体のベースを用いた改良が成
された。米国特許第3209215号の明細書に記載さ
れているその構造体は、エミツタ−ベース間の障
壁の高さとコレクタ−ベース間の障壁の高さとの
間に差を生ぜしめるために外側の両領域の結晶方
向を異ならせている。
された。米国特許第3209215号の明細書に記載さ
れているその構造体は、エミツタ−ベース間の障
壁の高さとコレクタ−ベース間の障壁の高さとの
間に差を生ぜしめるために外側の両領域の結晶方
向を異ならせている。
しかしながら、必ずしも材料及び処理条件は、
結晶方向の相違が用いられ得る様に充分な融通性
を有していない。
結晶方向の相違が用いられ得る様に充分な融通性
を有していない。
本発明の概要
本発明に従つて、中心領域のフエルミ・レベル
が、禁止帯に於てピンニング（pinning）された
フエルミ・レベルを有する外側の両領域との界面
で、伝導体に於てピンニングされる様に、そして
上記中心領域と一方の上記外側の領域との間の障
壁が上記中心領域と他方の上記外側の領域との間
の障壁よりも高く、上記中心領域に跨る距離が電
子の平均自由行程の長さのオーダーである様に選
択された、多数キヤリア伝導のための、本質的に
同一平面の半導体材料の３つの領域を設けること
によつて、改良されたバリステイツク伝導型の半
導体素子が形成される。
が、禁止帯に於てピンニング（pinning）された
フエルミ・レベルを有する外側の両領域との界面
で、伝導体に於てピンニングされる様に、そして
上記中心領域と一方の上記外側の領域との間の障
壁が上記中心領域と他方の上記外側の領域との間
の障壁よりも高く、上記中心領域に跨る距離が電
子の平均自由行程の長さのオーダーである様に選
択された、多数キヤリア伝導のための、本質的に
同一平面の半導体材料の３つの領域を設けること
によつて、改良されたバリステイツク伝導型の半
導体素子が形成される。
本発明の構造体は、極めて高い導電率を有する
ベースを有する。外側のエミツタ領域及びコレク
タ領域に異なる半導体を用いることによつて、エ
ミツタ−ベース間の障壁とコレクタ−ベース間の
障壁との間に本来的な相違が生じ、その結果その
素子が回路に於いて用いられるとき、極めて小さ
な外的バイアスしか必要としない。
ベースを有する。外側のエミツタ領域及びコレク
タ領域に異なる半導体を用いることによつて、エ
ミツタ−ベース間の障壁とコレクタ−ベース間の
障壁との間に本来的な相違が生じ、その結果その
素子が回路に於いて用いられるとき、極めて小さ
な外的バイアスしか必要としない。
この構造体は、各界面に異なるエネルギ・キヤ
ツプを有し、従つてヘテロ接合障壁を与える、異
なる半導体の領域より成る。
ツプを有し、従つてヘテロ接合障壁を与える、異
なる半導体の領域より成る。
素子にヘテロ接合障壁を用いることについて
は、J.Electrochem.Soc.118、No.２第355頁乃至第
358頁（1971年２月）に於て記載されているが、
その障壁に於ける格子の不整合は、少数キヤリア
型素子の性能に影響を与える準位を生じた。
は、J.Electrochem.Soc.118、No.２第355頁乃至第
358頁（1971年２月）に於て記載されているが、
その障壁に於ける格子の不整合は、少数キヤリア
型素子の性能に影響を与える準位を生じた。
本発明に於ては、多数キヤリア素子が、不整合
に関連する電荷がこの型のキヤリア伝導に最小の
影響しか与えない様に構成されている。通常有害
であると考えられていた表面フエルミ・レベルの
ピンニング現象が、有利な構成要素として用いら
れている。異なるエネルギ・ギヤツプ及び表面の
フエルミ・レベルの状態が、２つの一般的状態が
得られる様に選択される。第１に、ベース領域の
材料は伝導帯に於てピンニングされた表面フエル
ミ・レベルを有し、外側の領域の表面フエルミ・
レベルは禁止帯に於てピンニングされ、第二に、
それらの材料は、ベースと一方の外側の領域との
間の界面に於ける障壁がベースと他方の外側の領
域との間の界面に於ける障壁よりも大きくなる様
に選択される。
に関連する電荷がこの型のキヤリア伝導に最小の
影響しか与えない様に構成されている。通常有害
であると考えられていた表面フエルミ・レベルの
ピンニング現象が、有利な構成要素として用いら
れている。異なるエネルギ・ギヤツプ及び表面の
フエルミ・レベルの状態が、２つの一般的状態が
得られる様に選択される。第１に、ベース領域の
材料は伝導帯に於てピンニングされた表面フエル
ミ・レベルを有し、外側の領域の表面フエルミ・
レベルは禁止帯に於てピンニングされ、第二に、
それらの材料は、ベースと一方の外側の領域との
間の界面に於ける障壁がベースと他方の外側の領
域との間の界面に於ける障壁よりも大きくなる様
に選択される。
GaAsの如き、幾つかの多成分の半導体に於て
は、表面の状態が、材料のバルクに於けるフエル
ミ・レベルの位置と異なる、価電子帯及び伝導帯
に関する位置にフエルミ・レベルがピンニングさ
れた状態を生じることが解つた。それらの異なる
位置が第１図乃至第３図に示されている。
は、表面の状態が、材料のバルクに於けるフエル
ミ・レベルの位置と異なる、価電子帯及び伝導帯
に関する位置にフエルミ・レベルがピンニングさ
れた状態を生じることが解つた。それらの異なる
位置が第１図乃至第３図に示されている。
第１図に於ては、フエルミ・レベルが禁止帯に
於てピンニングされている状態が示されている。
この種の状態は、GaAsの材料の場合に生じる。
於てピンニングされている状態が示されている。
この種の状態は、GaAsの材料の場合に生じる。
第２図に於ては、フエルミ・レベルは材料の表
面の性質によつて本質的にピンニング即ち影響さ
れていない。
面の性質によつて本質的にピンニング即ち影響さ
れていない。
この種の状態は、CdSeの材料を含む幾つかの
材料の場合に生じる。
材料の場合に生じる。
第３図に於ては、フエルミ・レベルが伝導帯に
於てピンニングされている。この種の状態は、
InAsの材料の場合に生じる。
於てピンニングされている。この種の状態は、
InAsの材料の場合に生じる。
本発明に於ては、相対的な障壁の高さを形成
し、導電率に関する条件を緩和し、それによつて
バイアス・レベルを低下させて、素子の速度及び
電力消費を改良するために、表面フエルミ・レベ
ルのピンニング現象が積極的に用いられ得る。
し、導電率に関する条件を緩和し、それによつて
バイアス・レベルを低下させて、素子の速度及び
電力消費を改良するために、表面フエルミ・レベ
ルのピンニング現象が積極的に用いられ得る。
表面フエルミ・レベルのピンニングとは、バン
ド・エツジに関する結晶表面のフエルミ・レベル
の位置が大よそ一定であり、バルクのフエルミ・
エネルギ・レベルの位置とは無関係であることを
意味する。
ド・エツジに関する結晶表面のフエルミ・レベル
の位置が大よそ一定であり、バルクのフエルミ・
エネルギ・レベルの位置とは無関係であることを
意味する。
第４図及び第５図に於て、本質的に同一平面の
半導体領域２，３及び４を有する、３層単結晶半
導体基体１の全体的構造体が示されている。中心
領域即ちベース領域３の厚さＤは、電子の平均自
由行程のオーダーである。それらの領域はすべて
ｎとして示されている如く、多数キヤリア伝導が
行われる様に同一の導電型を有している。第４図
と寸法的に関連させて、第５図に於て、領域２，
３及び４の界面に於ける変化を示すエネルギ・レ
ベル図が示されている。
半導体領域２，３及び４を有する、３層単結晶半
導体基体１の全体的構造体が示されている。中心
領域即ちベース領域３の厚さＤは、電子の平均自
由行程のオーダーである。それらの領域はすべて
ｎとして示されている如く、多数キヤリア伝導が
行われる様に同一の導電型を有している。第４図
と寸法的に関連させて、第５図に於て、領域２，
３及び４の界面に於ける変化を示すエネルギ・レ
ベル図が示されている。
第５図に於て、伝導帯のレベルはエミツタ領域
２とベース領域３との間の界面に於て上昇し、そ
れからベース領域３に於ける界面のフエルミ・レ
ベルよりも低く降下している。その差がエミツタ
障壁φaである。
２とベース領域３との間の界面に於て上昇し、そ
れからベース領域３に於ける界面のフエルミ・レ
ベルよりも低く降下している。その差がエミツタ
障壁φaである。
同様に、ベース領域３とコレクタ領域４との間
の界面に於ては、伝導帯はフエルミ・レベルの下
から禁止帯の領域のレベルへ変化している。領域
４のエネルギ・ギヤツプは、ベース領域３とコレ
クタ領域４との間の界面の障壁φbがφaよりも低
い様に選択されている。この様な障壁の高さの相
違によりトランジスタ作用が起こる。すなわち、
φa＞φbのため、エミツタ側からφaを越えて注入
される電子はコレクタ側の電子よりも大きなエネ
ルギを持つており、この結果エミツタからコレク
タへの電子の流れが生じる。従つて、動作に際し
ては最小限の外的バイアスしか必要としない。
の界面に於ては、伝導帯はフエルミ・レベルの下
から禁止帯の領域のレベルへ変化している。領域
４のエネルギ・ギヤツプは、ベース領域３とコレ
クタ領域４との間の界面の障壁φbがφaよりも低
い様に選択されている。この様な障壁の高さの相
違によりトランジスタ作用が起こる。すなわち、
φa＞φbのため、エミツタ側からφaを越えて注入
される電子はコレクタ側の電子よりも大きなエネ
ルギを持つており、この結果エミツタからコレク
タへの電子の流れが生じる。従つて、動作に際し
ては最小限の外的バイアスしか必要としない。
これらの状態は、領域２，３及び４の材料が、
それらの界面に於て表面フエルミ・レベルのピン
ニングを生じるために適切な界面準位密度を有す
る様に選択されているときに生じる。表面フエル
ミ・レベルのピンニングを生ぜしめる界面準位密
度は、不整合転位、汚染又は、イオン・ビームに
よる損傷の如き界面現象によつて生ぜしめられ得
る。表面フエルミ・レベルのピンニングを生ぜし
める多くの現象が制御可能に導入され得る。
それらの界面に於て表面フエルミ・レベルのピン
ニングを生じるために適切な界面準位密度を有す
る様に選択されているときに生じる。表面フエル
ミ・レベルのピンニングを生ぜしめる界面準位密
度は、不整合転位、汚染又は、イオン・ビームに
よる損傷の如き界面現象によつて生ぜしめられ得
る。表面フエルミ・レベルのピンニングを生ぜし
める多くの現象が制御可能に導入され得る。
第４図及び第５図に於て、中心領域３とより広
く且つ各々異なるバンド・ギヤツプを有する外側
の領域２及び４との間に格子の不整合が用いら
れ、その結果不整合転位が半導体の界面に形成さ
れて、第５図に示されている如く界面に於ける半
導体フエルミ・レベルにピンニングが生じる。
く且つ各々異なるバンド・ギヤツプを有する外側
の領域２及び４との間に格子の不整合が用いら
れ、その結果不整合転位が半導体の界面に形成さ
れて、第５図に示されている如く界面に於ける半
導体フエルミ・レベルにピンニングが生じる。
本発明の構造体に於ては、用いられている半導
体材料の表面の性質によつて障壁及び障壁の高さ
が、正確な再現性が達成される様に、正確に制御
される。伝導に有害な内部的障壁が存在していな
いので、最小の外的バイアスが用いられる。中心
領域３に於けるフエルミ・レベルのピンニング
は、ベース領域３に２次元の電子ガス層を生ぜし
め、これは低抵抗の接触がベース層に形成される
ことを可能にし、その結果半導体トランジスタ型
素子に於て周知であるベース拡がり抵抗の限界を
低下させる。
体材料の表面の性質によつて障壁及び障壁の高さ
が、正確な再現性が達成される様に、正確に制御
される。伝導に有害な内部的障壁が存在していな
いので、最小の外的バイアスが用いられる。中心
領域３に於けるフエルミ・レベルのピンニング
は、ベース領域３に２次元の電子ガス層を生ぜし
め、これは低抵抗の接触がベース層に形成される
ことを可能にし、その結果半導体トランジスタ型
素子に於て周知であるベース拡がり抵抗の限界を
低下させる。
本発明の実施例
本発明は、一実施例に於て、第４図に於て、領
域２がSiによりｎ型に1016原子／ccのレベルにド
ーブされたGaAsより成り、そして領域３が100
乃至500Åの寸法Ｄを有し、Siによりｎ型に1016
原子／ccのレベルにドープされたInAsより成る
ときに達成され得る。寸法Ｄは、領域３と領域４
との間の障壁に於ける量子力学的反射を最小限に
する様に選択され、特定の材料に於けるキヤリア
の平均自由工程の長さのオーダーである。領域４
は、Siによりｎ型に1016原子／ccのレベルにドー
プされたGa(0.5x)In(1-0.5x)Asより成る。この
GaInAs組成物、即ちGaxIn1-xAsの値は、領域３
と領域４との間の障壁の高さφbを最適化し、量
子力学的反射を最小限にし、そして素子の電流利
得を最大限にする様に、他の領域の材料に関して
選択される。領域３に於て、InAsの代りに、単
結晶のＷも用いられ得る。
域２がSiによりｎ型に1016原子／ccのレベルにド
ーブされたGaAsより成り、そして領域３が100
乃至500Åの寸法Ｄを有し、Siによりｎ型に1016
原子／ccのレベルにドープされたInAsより成る
ときに達成され得る。寸法Ｄは、領域３と領域４
との間の障壁に於ける量子力学的反射を最小限に
する様に選択され、特定の材料に於けるキヤリア
の平均自由工程の長さのオーダーである。領域４
は、Siによりｎ型に1016原子／ccのレベルにドー
プされたGa(0.5x)In(1-0.5x)Asより成る。この
GaInAs組成物、即ちGaxIn1-xAsの値は、領域３
と領域４との間の障壁の高さφbを最適化し、量
子力学的反射を最小限にし、そして素子の電流利
得を最大限にする様に、他の領域の材料に関して
選択される。領域３に於て、InAsの代りに、単
結晶のＷも用いられ得る。
本発明の構造体は、分子ビーム・エピタキシヤ
ル技術の標準的技術によつて形成され、GaAs領
域２からInAs領域３への遷移は約５Åの距離に
亘つて生ずべきであり、同様にInAs領域３から
GaInAs領域４への遷移も略同一のオーダーであ
るべきである。領域２と領域３との間の界面に於
ける障壁φaは、0.7電子ボルト（Ev）のオーダー
であるべきであり、領域３と領域４との間の障壁
φbは、0.5Evのオーダーであるべきである。
ル技術の標準的技術によつて形成され、GaAs領
域２からInAs領域３への遷移は約５Åの距離に
亘つて生ずべきであり、同様にInAs領域３から
GaInAs領域４への遷移も略同一のオーダーであ
るべきである。領域２と領域３との間の界面に於
ける障壁φaは、0.7電子ボルト（Ev）のオーダー
であるべきであり、領域３と領域４との間の障壁
φbは、0.5Evのオーダーであるべきである。
以上に於て、障壁の高さが本来的に異なる、高
速度スイツチング及び高導電率のバリステイツク
伝導型半導体素子について述べた。
速度スイツチング及び高導電率のバリステイツク
伝導型半導体素子について述べた。
第１図乃至第３図は種々の材料の表面に於ける
フエルミ・レベルの位置を示すエネルギ・レベル
図、第４図は本発明による半導体構造体を示す
図、第５図はバイアスを何ら加えられていない状
態の第４図の界面に於けるバンド・エネルギの変
化を第４図に寸法的に関連づけて示すエネルギ・
レベル図である。 １……３層単結晶半導体基体、２，３，４……
半導体領域。
フエルミ・レベルの位置を示すエネルギ・レベル
図、第４図は本発明による半導体構造体を示す
図、第５図はバイアスを何ら加えられていない状
態の第４図の界面に於けるバンド・エネルギの変
化を第４図に寸法的に関連づけて示すエネルギ・
レベル図である。 １……３層単結晶半導体基体、２，３，４……
半導体領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型のInAsから成り、対向する第１
及び第２の表面における表面フエルミ・レベルが
伝導帯中にピンニングされていて、前記第１及び
第２の表面の間の距離がキヤリアの平均自由行程
のオーダーであるベース領域と、 前記ベース領域の前記第１の表面に接して形成
された第１導電型のGaAsから成り、表面フエル
ミ・レベルが禁止帯中にピンニングされて前記ベ
ース領域との界面において第１の障壁を形成する
エミツタ領域と、 前記ベース領域の前記第２の表面に接して形成
された第１導電型のGaInAsから成り、表面フエ
ルミ・レベルが禁止帯中にピンニングされて前記
ベース領域との界面において前記第１の障壁より
も低い第２の障壁を形成するコレクタ領域と、 を具備する半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/372,359 US4532533A (en) | 1982-04-27 | 1982-04-27 | Ballistic conduction semiconductor device |
| US372359 | 1999-08-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58192384A JPS58192384A (ja) | 1983-11-09 |
| JPH0213831B2 true JPH0213831B2 (ja) | 1990-04-05 |
Family
ID=23467809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58044608A Granted JPS58192384A (ja) | 1982-04-27 | 1983-03-18 | 半導体素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4532533A (ja) |
| EP (1) | EP0092643B1 (ja) |
| JP (1) | JPS58192384A (ja) |
| DE (1) | DE3379091D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239066A (ja) * | 1984-05-11 | 1985-11-27 | Hitachi Ltd | 半導体装置 |
| GB2162370B (en) * | 1984-07-26 | 1987-10-28 | Japan Res Dev Corp | Static induction transistor and integrated circuit comprising such a transistor |
| JPS61248561A (ja) * | 1985-04-25 | 1986-11-05 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 半導体構造体 |
| JPS63153867A (ja) * | 1986-08-04 | 1988-06-27 | Fujitsu Ltd | 共鳴トンネリング半導体装置 |
| FI81682C (fi) * | 1986-12-29 | 1990-11-12 | Elecid Ab Oy | Kabelbrottdetektor. |
| US4839702A (en) * | 1987-11-20 | 1989-06-13 | Bell Communications Research, Inc. | Semiconductor device based on charge emission from a quantum well |
| US4847666A (en) * | 1987-12-17 | 1989-07-11 | General Motors Corporation | Hot electron transistors |
| US4850227A (en) * | 1987-12-22 | 1989-07-25 | Delco Electronics Corporation | Pressure sensor and method of fabrication thereof |
| US5349214A (en) * | 1993-09-13 | 1994-09-20 | Motorola, Inc. | Complementary heterojunction device |
| US6507046B2 (en) * | 2001-05-11 | 2003-01-14 | Cree, Inc. | High-resistivity silicon carbide substrate for semiconductor devices with high break down voltage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127383A (ja) * | 1982-01-18 | 1983-07-29 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | ヘテロ接合トランジスタ形半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL294716A (ja) * | 1962-06-29 | 1900-01-01 | ||
| US3289052A (en) * | 1963-10-14 | 1966-11-29 | California Inst Res Found | Surface barrier indium arsenide transistor |
| US3349297A (en) * | 1964-06-23 | 1967-10-24 | Bell Telephone Labor Inc | Surface barrier semiconductor translating device |
| US3486949A (en) * | 1966-03-25 | 1969-12-30 | Massachusetts Inst Technology | Semiconductor heterojunction diode |
| US4173763A (en) * | 1977-06-09 | 1979-11-06 | International Business Machines Corporation | Heterojunction tunneling base transistor |
| US4163237A (en) * | 1978-04-24 | 1979-07-31 | Bell Telephone Laboratories, Incorporated | High mobility multilayered heterojunction devices employing modulated doping |
| DE3072175D1 (de) * | 1979-12-28 | 1990-04-26 | Fujitsu Ltd | Halbleitervorrichtungen mit heterouebergang. |
| US4286275A (en) * | 1980-02-04 | 1981-08-25 | International Business Machines Corporation | Semiconductor device |
| US4326208A (en) * | 1980-03-26 | 1982-04-20 | International Business Machines Corporation | Semiconductor inversion layer transistor |
| US4366493A (en) * | 1980-06-20 | 1982-12-28 | International Business Machines Corporation | Semiconductor ballistic transport device |
| US4395722A (en) * | 1980-10-21 | 1983-07-26 | The United States Of America As Represented By The Secretary Of The Army | Heterojunction transistor |
| EP0068064A1 (en) * | 1981-06-30 | 1983-01-05 | International Business Machines Corporation | Semiconductor circuit including a resonant quantum mechanical tunnelling triode device |
-
1982
- 1982-04-27 US US06/372,359 patent/US4532533A/en not_active Expired - Lifetime
-
1983
- 1983-02-01 EP EP83100916A patent/EP0092643B1/en not_active Expired
- 1983-02-01 DE DE8383100916T patent/DE3379091D1/de not_active Expired
- 1983-03-18 JP JP58044608A patent/JPS58192384A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127383A (ja) * | 1982-01-18 | 1983-07-29 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | ヘテロ接合トランジスタ形半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0092643B1 (en) | 1989-01-25 |
| JPS58192384A (ja) | 1983-11-09 |
| EP0092643A3 (en) | 1986-10-01 |
| US4532533A (en) | 1985-07-30 |
| EP0092643A2 (en) | 1983-11-02 |
| DE3379091D1 (en) | 1989-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2644022B2 (ja) | ヘテロ接合バイポーラｎｐｎトランジスタ | |
| CA1092723A (en) | High speed semiconductor device | |
| US6482711B1 (en) | InPSb/InAs BJT device and method of making | |
| US4758868A (en) | Ballistic hetero-junction transistor with transverse two dimensional electron gas layer | |
| US4958208A (en) | Bipolar transistor with abrupt potential discontinuity in collector region | |
| US4825265A (en) | Transistor | |
| JPH07118531B2 (ja) | ホットエレクトロン・ユニポーラ・トランジスタ | |
| JPH0213831B2 (ja) | ||
| US5206524A (en) | Heterostructure bipolar transistor | |
| EP0036501B1 (en) | Semiconductor inversion layer transistor | |
| US5814843A (en) | Heterojunction bipolar transistor having a graded-composition base region | |
| US4670767A (en) | Hetero-junction bipolar transistor having a high switching speed | |
| US4910562A (en) | Field induced base transistor | |
| US4825269A (en) | Double heterojunction inversion base transistor | |
| US3248614A (en) | Formation of small area junction devices | |
| EP0246700B1 (en) | Hot charge-carrier transistors | |
| JP3046320B2 (ja) | 半導体装置 | |
| GB2128026A (en) | Transistors | |
| WO1987000692A1 (en) | Semiconductor device | |
| JP2800299B2 (ja) | ヘテロ構造半導体装置 | |
| JP3047055B2 (ja) | ヘテロ接合型フォトトランジスタ | |
| JPH0458706B2 (ja) | ||
| US5895931A (en) | Semiconductor device | |
| JPH0656853B2 (ja) | ヘテロ接合バイポ−ラトランジスタ | |
| GB2191036A (en) | Hot charge-carrier transistors |