JPH02133935A - 半導体可変容量素子とその組立方法 - Google Patents
半導体可変容量素子とその組立方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は複数のリードフレームに対してチップパターン
の共通化が可能な半導体可変容量素子とその組立方法に
関する。
の共通化が可能な半導体可変容量素子とその組立方法に
関する。
（ロ）従来の技術
従来、ＵＨＦ 、ＶＨＦ、ＦＭ等の高周波帯域に使用さ
れる電子チューナには、受信周波数を選択するための共
振回路等に、半導体可変容量素子（以下、バリキャップ
と称す）が使用されている（特開昭６２−６７８８１
ＨＯＩＬ ２９／９３）、前記電子チューナは、高周波
入力回路、高周波増幅回路、ミキサー回路、局部周波数
発振回路等の４つの回路ブロックで構成されるものであ
って、これらの回路ブロックには同調周波数の可変素子
としてバリキャップが夫々使用されており、これら４個
のバリキャップに同一の制御電圧を加えることにより受
信周波数に応じて同調周波数を制御するようになってい
る。この為に各回路ブロックに使用される夫々のバリキ
ャップはその電圧−容量特性が均一であることが望まし
く、この特性の直線部分の誤差を２〜３％以内に抑える
ことが要求されていた。従来のバリキャップは、同一ウ
ェハ上に多数のバリキャップを形成し、これを単体に切
断したものを使用しているが、ウェハ上の位置が離れて
いる各単体バリキャップの電圧−容量特性の値は、かな
りむらがあった。
れる電子チューナには、受信周波数を選択するための共
振回路等に、半導体可変容量素子（以下、バリキャップ
と称す）が使用されている（特開昭６２−６７８８１
ＨＯＩＬ ２９／９３）、前記電子チューナは、高周波
入力回路、高周波増幅回路、ミキサー回路、局部周波数
発振回路等の４つの回路ブロックで構成されるものであ
って、これらの回路ブロックには同調周波数の可変素子
としてバリキャップが夫々使用されており、これら４個
のバリキャップに同一の制御電圧を加えることにより受
信周波数に応じて同調周波数を制御するようになってい
る。この為に各回路ブロックに使用される夫々のバリキ
ャップはその電圧−容量特性が均一であることが望まし
く、この特性の直線部分の誤差を２〜３％以内に抑える
ことが要求されていた。従来のバリキャップは、同一ウ
ェハ上に多数のバリキャップを形成し、これを単体に切
断したものを使用しているが、ウェハ上の位置が離れて
いる各単体バリキャップの電圧−容量特性の値は、かな
りむらがあった。
その為本願出願人は、例えば実願昭６３−３６５３３号
に記載されている様に、ウェハ上から近接配置した３〜
４個の素子パターンを１チツプとして切出すことにより
、ばらつきを抑えた複数のバリキャップを同一パッケー
ジに収納する手法を提案している。この手法の半導体チ
ップは第４図に示す様に、共通の半導体チップ（１）の
表面に夫々がバリキャップを形成する矩形パターン（２
）が形成され、矩形パターン（２）の同じ方向の端部に
夫々外部接続用のパッド（３）が設けられ、通常はＳＩ
Ｐ型のリードフレームに搭載される。
に記載されている様に、ウェハ上から近接配置した３〜
４個の素子パターンを１チツプとして切出すことにより
、ばらつきを抑えた複数のバリキャップを同一パッケー
ジに収納する手法を提案している。この手法の半導体チ
ップは第４図に示す様に、共通の半導体チップ（１）の
表面に夫々がバリキャップを形成する矩形パターン（２
）が形成され、矩形パターン（２）の同じ方向の端部に
夫々外部接続用のパッド（３）が設けられ、通常はＳＩ
Ｐ型のリードフレームに搭載される。
（ハ）発明が解決しようとする課題
しかしながら、電子機器の薄形化等、ユーザーサイドの
要求から、上記チップ（１）をＤＩＰタイプのリードフ
レームにも搭載することが望まれた。すると従来のチッ
プ（１）ではチップ（１）の片側ニパット（３）が集中
している為、チップ（１）に対してリード（ワイヤのセ
カンドポスト）が両脇に位置するＤＩＰ型リードフレー
ムではワイヤの配置が困難となり、ワイヤが長くなって
信頼性低下を招く欠点があった。また、無理に長くする
とその分コスト高を招く。
要求から、上記チップ（１）をＤＩＰタイプのリードフ
レームにも搭載することが望まれた。すると従来のチッ
プ（１）ではチップ（１）の片側ニパット（３）が集中
している為、チップ（１）に対してリード（ワイヤのセ
カンドポスト）が両脇に位置するＤＩＰ型リードフレー
ムではワイヤの配置が困難となり、ワイヤが長くなって
信頼性低下を招く欠点があった。また、無理に長くする
とその分コスト高を招く。
（ニ）課題を解決するための手段
本発明は上記従来の課題に鑑み成され、いくつかの矩形
パターン（２）にはパターンの両端にパッド（３）を設
けることにより、ワイヤボンドを容易に行い得る半導体
可変容量素子を得るものである。また、両側にパッド（
３）を設けることにより、ＳＩＰ型、ＤＩＰ型両型子タ
イプードフレームに対して半導体チップ（１）を共用し
得る半導体可変容量素子の組立方法を提供するものであ
る。
パターン（２）にはパターンの両端にパッド（３）を設
けることにより、ワイヤボンドを容易に行い得る半導体
可変容量素子を得るものである。また、両側にパッド（
３）を設けることにより、ＳＩＰ型、ＤＩＰ型両型子タ
イプードフレームに対して半導体チップ（１）を共用し
得る半導体可変容量素子の組立方法を提供するものであ
る。
（ホ）作用
本発明によれば、内側の矩形パターン（２ｃ）はボンデ
ィングエリアとしてどちらか一方のパッド（３）を任意
に選択できるので、チップ（１）に対してリード（６）
が両側に位置するＤＩＰ型リードフレームにも短いワイ
ヤ（８）で結線できる。また、チップ（１）をＳＩＰ型
、ＤＩＰ型の両方に対応させることにより、チップ（１
）の共通化が図れる。
ィングエリアとしてどちらか一方のパッド（３）を任意
に選択できるので、チップ（１）に対してリード（６）
が両側に位置するＤＩＰ型リードフレームにも短いワイ
ヤ（８）で結線できる。また、チップ（１）をＳＩＰ型
、ＤＩＰ型の両方に対応させることにより、チップ（１
）の共通化が図れる。
（へ）実施例
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は共通のシリコン半導体基板の表面に周知のプロ
セス技術によって複数個のバリキャップが夫々矩形パタ
ーン（２）内に形成された半導体チップ（１）を示し、
矩形パターン（２）が互いの長辺を接するようにして３
個のバリキャップが略正方形のチップ（１）に収納され
る。
セス技術によって複数個のバリキャップが夫々矩形パタ
ーン（２）内に形成された半導体チップ（１）を示し、
矩形パターン（２）が互いの長辺を接するようにして３
個のバリキャップが略正方形のチップ（１）に収納され
る。
夫々の矩形パターン（２）内には外部接続用のボンディ
ングパッド（３）が矩形パターン（２）の片端に集中し
て配置され、矩形パターン（２）のいくつか、第１図で
は内側の矩形パターン（２）にはパターン（２）の両端
に同じ電気的な意味を持つボンディングパッド（３）が
設けられている。
ングパッド（３）が矩形パターン（２）の片端に集中し
て配置され、矩形パターン（２）のいくつか、第１図で
は内側の矩形パターン（２）にはパターン（２）の両端
に同じ電気的な意味を持つボンディングパッド（３）が
設けられている。
矩形パターン（２）はシリコン基板表面に拡散領域が設
けられ、この拡散領域を覆う様にして略全面にアルミ等
の電極材料が被着され、その上にジャケット・コートと
称されるパッシベーション膜が形成され、このパッシベ
ーション膜を選択的に開孔することにより露出する前記
電極材料をボンディングパッド（３）とする。従って、
矩形パターン（２）の両端にパッド（３）を設けるには
前記パッシベーション膜の開孔に供するフォトマスクの
変更だけで済む、尚、パッシベーション膜に余分な開孔
を設けることは耐湿性の劣化を招くので、数は少い方が
好ましい。その為、３個入りバノキャップの例では内側
の１個にだけ両端に設けることが最も効率的である。
けられ、この拡散領域を覆う様にして略全面にアルミ等
の電極材料が被着され、その上にジャケット・コートと
称されるパッシベーション膜が形成され、このパッシベ
ーション膜を選択的に開孔することにより露出する前記
電極材料をボンディングパッド（３）とする。従って、
矩形パターン（２）の両端にパッド（３）を設けるには
前記パッシベーション膜の開孔に供するフォトマスクの
変更だけで済む、尚、パッシベーション膜に余分な開孔
を設けることは耐湿性の劣化を招くので、数は少い方が
好ましい。その為、３個入りバノキャップの例では内側
の１個にだけ両端に設けることが最も効率的である。
第２図は上記チップ（１）をＤＩＰ６ビンタイプのリー
ドフレーム（４）に固着してワイヤポンドを処した状態
を示し、（５）はチップ（１）を固定するアイランド、
（６）はリードフレーム（４）のリード、（７）はタイ
バーである。チップ（１）は半田、銀ペースト等のロウ
材によってアイランド（５）にダイポンドきれ、３つの
うち外側の矩形パターン（２ａ）（２ｂ）は、そのパタ
ーンの片端に夫々設けられたパッド（３）とパッド（３
）に近接し対応するリードＡｔ＋Ａ、とを夫々ワイヤ（
８）でワイヤボンドし、内側の矩形パターン（２ｃ）は
、そのパターンの両端に設けられたパッド（３）のうち
外側の矩形パターン（２ａ）（２ｂ）のものとは反対側
のパッド（３ａ）と対応するノードＡ１とをワイヤ（８
）でワイヤボンドして構成される。この構成によれば、
前記反対側のパッド（３ａ）を使用するので、ワイヤ（
８）の長さが短い。
ドフレーム（４）に固着してワイヤポンドを処した状態
を示し、（５）はチップ（１）を固定するアイランド、
（６）はリードフレーム（４）のリード、（７）はタイ
バーである。チップ（１）は半田、銀ペースト等のロウ
材によってアイランド（５）にダイポンドきれ、３つの
うち外側の矩形パターン（２ａ）（２ｂ）は、そのパタ
ーンの片端に夫々設けられたパッド（３）とパッド（３
）に近接し対応するリードＡｔ＋Ａ、とを夫々ワイヤ（
８）でワイヤボンドし、内側の矩形パターン（２ｃ）は
、そのパターンの両端に設けられたパッド（３）のうち
外側の矩形パターン（２ａ）（２ｂ）のものとは反対側
のパッド（３ａ）と対応するノードＡ１とをワイヤ（８
）でワイヤボンドして構成される。この構成によれば、
前記反対側のパッド（３ａ）を使用するので、ワイヤ（
８）の長さが短い。
従って信頼性の高いワイヤボンドを行える。尚、ノード
Ｃは共通コモン（カソード）端子であり、固定１位（例
えば、グランドＧＮＤ）が与えられ且つ各アノード用の
リード（６）の間に配置することにより、リード端子間
の浮遊容量に差が生じない様な構成として各バリキルツ
ブの容量値に差異が生じない端子配列になっている。ま
た、リードＮ、Ｃは予備のリード（６）であり、４個入
りバリキャップ用のチップが搭載された時の４番目のア
ノード端子となる端子である。
Ｃは共通コモン（カソード）端子であり、固定１位（例
えば、グランドＧＮＤ）が与えられ且つ各アノード用の
リード（６）の間に配置することにより、リード端子間
の浮遊容量に差が生じない様な構成として各バリキルツ
ブの容量値に差異が生じない端子配列になっている。ま
た、リードＮ、Ｃは予備のリード（６）であり、４個入
りバリキャップ用のチップが搭載された時の４番目のア
ノード端子となる端子である。
第３図は上記チップ（１）を５ＩＰ５ピンタイプのリー
ドフレーム（４）に搭載した状態を示す。ＤＩＦ型とは
異り、３つの矩形パターン（２ａ）（２ｂ）（２Ｃ）は
３個共同じ側に設けられたパッド（３）にワイヤ（８）
が接続される。
ドフレーム（４）に搭載した状態を示す。ＤＩＦ型とは
異り、３つの矩形パターン（２ａ）（２ｂ）（２Ｃ）は
３個共同じ側に設けられたパッド（３）にワイヤ（８）
が接続される。
この様に、内側の矩形チップ（２ｃ）の両端に設けられ
たパッド（３）を選択することにより、ＳＩＰ、ＤＩＰ
のどちらでもボンダビリティに優れたワイヤボンドを行
うことができる。
たパッド（３）を選択することにより、ＳＩＰ、ＤＩＰ
のどちらでもボンダビリティに優れたワイヤボンドを行
うことができる。
（ト）発明の詳細
な説明した如く、本発明によれば矩形パターン（２）の
両端にパッド（３）を設けることにより、ＳＩＦ、ＤＩ
Ｆのどちらでも搭載することが可能なバリキルツブ素子
を提供でき、チップ（１）の共用化が図れる利点を有す
る。また、ＳＩＰ用、ＤＩＰ用のチップ（１）を共用す
ることにより、両タイプの半導体装置を安価に組立てる
ことが可能である利点をも有する。
両端にパッド（３）を設けることにより、ＳＩＦ、ＤＩ
Ｆのどちらでも搭載することが可能なバリキルツブ素子
を提供でき、チップ（１）の共用化が図れる利点を有す
る。また、ＳＩＰ用、ＤＩＰ用のチップ（１）を共用す
ることにより、両タイプの半導体装置を安価に組立てる
ことが可能である利点をも有する。
第１図乃至第３図は夫々本発明を説明する為の平面図、
第４図は従来例を説明する為の平面図である。
第４図は従来例を説明する為の平面図である。
Claims (4)
- （１）共通の半導体基板表面に矩形のパターンを有する
半導体容量素子が互いの長辺を接するようにして複数個
形成され、前記矩形パターンの夫々に外部接続用ボンデ
ィングパッドが設けられた半導体可変容量素子において
、 前記複数の矩形パターンのいくつかの矩形パターンはパ
ターンの片端にのみ前記ボンディングパッドを有し、そ
の他のいくつかの 矩形パターンはパターンの両端にボンディングパッドを
有することを特徴とする半導体可変容量素子。 - （２）前記矩形パターンが３個又は４個であることを特
徴とする請求項第１項に記載の半導体可変容量装置。 - （３）ＳＩＰ型リードフレームに搭載されたチップは、
全てのワイヤが夫々前記矩形パターンの片端に形成され
たボンディングパッドに接続され、ＤＩＰ型リードフレ
ームに搭載されたチップは、前記片端にのみボンディン
グパッドを有する矩形パターンにはそのパッドにワイヤ
を接続し、前記両端にボンディングパッドを有する矩形
パターンには反対側の端に形成されたボンディングパッ
ドにワイヤを接続したことを特徴とする請求項第１項に
記載の半導体可変容量素子の組立方法。 - （４）ボンディングワイヤが接続されるアノード（カソ
ード）用リード端子群の夫々の間に共通電位となるカソ
ード（アノード）用リード端子を配置したＤＩＰ型リー
ドフレームに搭載することを特徴とする請求項第３項に
記載の半導体可変容量素子の組立方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289125A JPH0614527B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体可変容量素子とその組立方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289125A JPH0614527B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体可変容量素子とその組立方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02133935A true JPH02133935A (ja) | 1990-05-23 |
| JPH0614527B2 JPH0614527B2 (ja) | 1994-02-23 |
Family
ID=17739089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289125A Expired - Lifetime JPH0614527B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体可変容量素子とその組立方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614527B2 (ja) |
-
1988
- 1988-11-15 JP JP63289125A patent/JPH0614527B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0614527B2 (ja) | 1994-02-23 |
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