JPH02126294A - 波形生成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、波形生成方式に関する。

［発明の概要］ 本発明は、高速の繰返周期で上記波形のスタート又はエ
ンドを制御しつつ、この制御周期より遅い周期で、Ｆ記
波形生成手段の波形生成を行わせることにより、波形の
量子化レベルを小さくし、波形生成に必要なデータ量を
少なくしたものである。

［従来技術］ 従来、波形例えば楽音のエンベロープ波形を生成するに
は、エンベロープ波形の立ち上がり又は立ち下がりの傾
斜に応じた大きさの速度データを順次累算して、累算ご
とに各ステップのエンベロ−ブレベルを作り出すことに
より行っていた。そして、この累算周期は通常、複数の
楽音をポリフォニックに生成するための時分割処理によ
って形成されたチャンネルの周期に一致していた。

ε発明が解決しようとする課題１ しかしながら、上記全チャンネル分の周期を１′１６Ｋ
Ｈｚとすると、放音時間のかなり長い６４４秒間のデイ
ゲイ、リリースを持つ楽音を実現するには、１６０００
ｘ６４＝１０２４０００らのステップが必要となる。こ
れは、バイナリデータで２０ビット分にも相当すること
になる。しかし、実際には、こんな鼠は必要ではなく、
もつと少ないビット数でも十分良質な楽音を得ることが
できるものである。

ところか、波形生成に割り当てるデータのピント数を少
なくすると、すぐオーバーフローしてしまうことにこと
になる。これに対し、上記全チャンネル汁の周期を長く
してオーバーフローしないようにすることも考えられる
が、そうすると、楽音の発音開始や放音終了等の処理は
、通常チャントルタイミングごとに行っており、実際の
押鍵やだ鍵に対して発音開始や放音終了が遅れてしまう
ことになる。また、上記速度データの範囲を狭くするこ
とも考えられるが、そうすると、生成できる波形の種類
か少なくな−）てしようことにもなる。

本発明は、ヒ述した課題を解決するなめになされたもの
でりす、波形生成に割り当てるデータのビット数を少な
くしても、実際の楽音生成操作に対して発音開始や放音
終了が遅れてしまうことのない楽音生成方式を提供する
ことを目的と（７ている。

［課題を解決するための手段コ 上記目的を達成するために本発明においては、高速の繰
返周期で波形のスタート又はエンドを制御する制御手段
と、この制御子ｙ＋の制御周期より遅い周期で、波形生
成を行わせる波形生成制御子ＰＩ′！ｉＦを存する構成
とした。

［作用］ 上記隔成により、第３０図に示すように、波形生成周期
か長ければ、それだけ１回の波形生成ステップでアンプ
する幅を大きくすることができ、この結果、波形の量子
化レベルを大きくすることができて、波形生成に割り当
てるデータのビット数を少なくできる。また、波形のス
タート又はエンドを制御する周期は、そのまま変化ない
から楽音の発音開始や放音終了等の処理が実際の操作が
ら遅れてしまうことがなくなる。

Ｅ実施例１ 以下、本発明を具体化１．た一実施例を図面を参照して
詳述する。

′０−：全体回路〉 第１図は、本発明の全体回路図を示すもので５キーボー
ド１の各キー及び音色スイッチ２の各スイッチは、キー
アサイナ回路３０によって走査され、操作〜−に応じた
音高で、操作音色スィッチに応じた音色の楽音が１６チ
ヤンネルの楽音生成系の空チャンネルにＥり当てられる
。このチャンネル割り当て内容は、アサイメントメモリ
回路３２に記憶される。

ＲＯＭ２０には、楽音１８号を生成するための処理１０
グラムと、波形及びエンベローズに関する音色データと
、波形データＲＤそのものが記憶されており、ＲＯＭア
ドレス制御回路３１によって読出アドレスが制御され、
処理プログラム又は音色データの読み出しと、波形デー
タＲＤの読み出１７とが切り換えられる。Ｒ，０Ｍ２０
より読み出された処理プログラムは、キーアサイナ回路
３０の後述するＣＰＵ３００に送られて各種処理が実行
され、また同じ＜ＲＯＭ２０より読み出された波形やエ
ンベロープに関する音色データは、アサイメントメモリ
回路３２の空チャンネルに応じたエリアに書き込まれ、
さらに同じ＜ＲＯＭ２０より読み出された波形データＲ
Ｄそのものは波形データ伸長補間回路５０へと送られる
。アサイメントメモリ回路３２には、キーボード１の操
作キーに応じた周波数ナンバスピードデータＦＳ＃Ｊ空
チャンネルに応じたエリアに書き込まれる。

この周波数ナンバスピードデータＦＳは、周波数ナンバ
累算器４０で各チャンネルごとに順次累算され、ＲＯＭ
アドレス制御回路３１を介してＲＯＭ２０に読出アドレ
スデータとして与えられ、波形データＲＤが周波数ナン
バスピードデータＦＳに応じた速度、すなわち音高に応
じた速度で読み出され、波形データ伸長補間回路５０に
入力される。読み出される波形データＲＤはＲＯＭ２０
内に多数記憶されており、これらの選択はアサイメント
メモリ回路３２より読み出されるバンクデータによっζ
行われる。上記波形データ伸長精間回路５０では、デー
タ圧縮された状態でＲＯＭ　２０より読み出されてきた
差分データが伸長されるとともに、各波形データＲＤの
サンプルポイント地点の間の補間地点も求められて乗算
回路７０に逮られる。この補間は周波数ナンバ累算器４
０からの周波数ナンバ累３Ｉ＠ＦＡの一部を使って行わ
れる。

土た、アサイメントメモリ回路３２からのエンベロープ
に関するデータは、エンベロープ発生器６０へ送られて
エンベロープ波形が生成され、ト記＠算回路７０へ送ら
れる６乗算回路７０では、上記伸長補間波形データＩＰ
の各サンプル値とエン＜ローブ波形の各サンプル値Ｅ　
Ａとが乗算され、シフｌ−回１？？＋８０でデータシフ
トが行われて、系列累算囲路９０で系列ごとに累算され
、Ｉ）−Ａ変換器１００を介してサウンドシステム１１
０より放音出力される。

−Ｆ記エンベロープ発生器６０より、アザイメン１へメ
モリ回路３２には、エンベロープ波形の現在のフェーズ
値Ｐ　Ｈか送られ、次の新しいフェーズに関するエンベ
ロープデータを出力するように働きかける。またエンベ
ロープ発生器６０より、周波数ナンバ累に器４０には、
キーオンのタイミングでオンイベント信号が送られ、周
波数ナンバスピードデータＦＳの累算が開始される。さ
らにエンベロープ発生器６０より、波形データ伸長補間
回路５０にはデータ長信号Ｄ８１６が送られ、波形デー
タＲＤの補間を行うか、行わないかの選択が行われる。

データ長信号Ｄ８１６は、波形データＲＤが８ピツｌ〜
のサンプル値２つよりなるか、１０ピツｌ”のサンプル
値と６ビ・シトの差分データよりなるかの区別を示すも
ので、１０ビツトのサングル値と６ビｙ　Ｉ”の差分デ
ータが読み出されたとき、波形データＲＤの補間が行わ
れる。

上記シフト回路８０は、乗算後の楽音データをエンベロ
ー１累３！１ｉｌｆｆｉＥＡの上位ピッｔ−であるエン
ベロープデ−データＥＡ１２〜１５の大きさに応にでシ
フトダウンし、デイゲイ、リリースの減衰時力立下りを
エクスポーネンシャルな特性にして、自然音に近づける
ためのものである。

また−ｈ：ｊ己Ｄ−Ａ変換器１００には、４つの楽音生
成系か時分割により形成さｔしており、系列累算回路９
０において、アサイメントメモリ回路３２からの系列デ
ータＧＲに応じて、いずれの生成系に楽音データを送り
込むかが決定される。この系列累算回路９０には、周波
数ナンバ累算器４０が・′）、波形折返し信号ＦＤＵ４
Ｊ牛えられており、この波形折返しｆＡ号ＦＤＵは波形
データの一波形のうち前半の半波形の生成が終わって、
１麦半の半波形の生成にはいるときハイレベルとなり、
これにより系列累算回路９０では、楽音データをプラス
マイナス反転した値とされる。また、系列累算回路９０
には、キーアサイナ回路３０より、■）−、ヘゲート信
号も与えられており、Ｉ）−Ａ変換器１００への楽音デ
ータ出力コントロールが行われる。

システムクロック発生器１０から、第１図の各回路３０
．４０．５０．６０．９０には、第２図に示すようなり
ロック信号等が与えられており、各回路のタイミングコ
ントロールが行われる。

＜ＲＯＭ２０＞ 第３図はＲＯＭ２０の記憶内容を示す乙ので、このＲＯ
Ｍ２０には楽音信号を生成するため処理グログラムと、
波形及びエンベロープの内容を選択決定するための音色
データと、波形の各サンプル値よりなる波形データＲＤ
とが記憶されている。

音色データの記憶エリアは処理プログラムの記憶エリア
より、後述するＭＭＵアドレスデータ分だけずれた位置
にある。Ｗ色データは、バンクデータ、データ長信号デ
ータＤ８１６、系列データＧＲ、イニシャル周′／ｊ１
．数ナンバデータ、ループドッグデータ、ループエンド
データ、エンベロープデータよりなり、エンベロープデ
ータは、さらにブ工−ズレベルデータＰＬ、エンベロー
プ加減信号データＥＤｔＪ、シン・アウトデータＴＨ、
エニ／ベローゲスピードデータＥＳよりなっている。

バンクデータは、複数の波形データＲＤのうちの１つを
選択指定するためのらので、１つのチャンネルに割り当
てられる１つの音色につき、＜Ａ）（Ｂ）２つの波形が
選択され、データ長信号Ｄ８１６は、上述したように波
形データＲＤが８ビットのサンプル値２つよりなるか、
１０ビツトのサンプル値と６ビツトの差分データよりな
るかの区別を示すもので、系列データＧＲ０，１ら上述
したように、上記乗算後の楽音データＳＴを４つのいず
れの楽音生成系に割り当てるかを示すものである。

イニシャル周波数ナンバデータは、第８図に示すように
、周波数ナンバスピードデータＦＳを順次累算して波形
データＲＤを読み出していくにあたってのスタート時点
の周波数ナンバ累算値を示し、ループエンドデータは、
周波数ナンバスピードデータＦＳの累算を加算方向から
減算方向へ折り返す地点の周波数ナンバ累算値ＦＡを示
し、ループトップデータは、周波数ナンバスピードデー
タＦＳの累算方向を減算方向から加算方向へ折り返す地
点の周波数ナンバ累算値ＦＡを示し、第８図に示すよう
にループトップとループエンドとの間で周波数ナンバ累
算値ＦＡをループ変化させることにより、半波形分の波
形データを連続した波形の状態で読み出して行くことが
できる。

なお第８図の波形折返し信号ＦＤＵは、周波数ナンバ累
算値ＦＡの最上位ビットデータであり、波形データの一
波長のうち前半の半波長の生成が終わって、後半の半波
長の生成にはいるときハイレベルとなるものであって、
この信号ＦＤＵに基づいて周波数ナンバ累算値ＦＡの加
減演算切換と、波形データ（楽音データ）のサンプル値
（振幅値）のグラスマイナス切換が行われる。

エンベロープデータの中のエンベロールベルデータＥＬ
は第２４図に示すように、エンベロー１波形のアック、
デイゲイ、サスティン、リリースの最終地点におけるエ
ンベロープ累算値を示し、エンベロープ加減信号データ
ＥＣＵは、エンベロー１累算値ＥＡを加算していくのか
、減算していくのかを示すものである。またエンベロー
プデータのエンベロープスピードデータＥ、　Ｓは、エ
ンベロープ累算値ＥＡの加減速度を示すデータで、この
値が大きいほどエンベロープ波形の傾きが大きくなる。

エンベロープスピードデータＥＳとエンベロールベルデ
ータＥＬとは、キーボード１のキーの押鍵速度、又は押
鍵圧力に応じたキータッチデータに応じて決定される。

エンベロープの中のシンアウトデータＴＨは、エンベロ
ープ累算値ＥＡの累算システムへのエンベロープ累算値
ＥＡの取り入れラッチの間引き率を示すデータであり、
本来のエンベロープ累算値ＥＡの取り入れラッチは、繰
り返し行われる全チャンネル分のタイムスロットに１回
行なわれる。

このデータが「１１」のとき間引きはなく、「１０」の
とき４回に１回取り入れ、「０１」のとき１６回に１回
取り入れ、「００」のとき６４回に１回取り入れる。Ｏ
５１は２値論理レベルのＩ。

Ｗ状態、ｈｉｇｈ状態を示すものである。このシンアウ
ト（取り入れラッチ間引き）により、同じエンベロープ
スピードデータでもエンベロープのスピードを等倍、４
倍、１６倍、６４倍に変化させることができる。このシ
ンアウトデータＴＨもキーボード１のキーの押鍵速度、
又は押鍵圧力に応じたキータッチデータに応じて変化さ
せても良い。

このようにＲＯＭ２０には、楽音を生成放音するための
処理グログラムと、楽音の内容を表わす楽音データとが
記憶されているので、プログラムとデータを記憶するメ
モリが１つで済み、その分回路構成を簡易なものとする
ことができる。

くキーアサイナ回路３０〉 第４図は、キーアサイナ回路３０を示すもので、ＣＰＵ
３００は与えられるマスタクロック信号φ（ＣＫ２＞が
、ハイレベルのときのみ動作可能なもので、第２図下方
に示すように、ＣＰＵ３００のデータバスライン及びア
ドレスバスラインには、マスタクロック信号ＣＫ２がハ
イレベル「１」のとき、ＣＰｔＪ３００に関するデータ
が流れ、ローレベル「０」のとき、ＣＰｔＪ３００に無
関係なデータが流れる。

＜ＲＯＭアドレス制御回路３１） このＣＰＵ３００からのＲＯＭ２０や各種メモリのアク
セス用のアドレスデータＣＡＯ〜１５は１６とットデー
タであるが、最下位ビットを除く下位１１ビツトＣＡＬ
〜１１はセレクタ３１３に４光られる。また、上位４ビ
ツトＣＡＬ２〜１５は上位に「０ＯＯＯＪの４とットデ
ータが付加されて、セレクタ３１２のＢ入力を通して上
記下位１１ビツトＣＡＬ〜１１とともに１９ビツトのア
ドレスデータとしてセレクタ３１３を介してＲＯＭ２０
に与えられ、主に処理プログラムの読み出しが行われる
。またＣ　Ｐ　ｔＪ　３００が処理プログラム以外の音
色データやその他データを読み出す時には、ＣＰＵ３０
０より８ビツトのＭＭＵアドレスデータがデータバスラ
インを通じて出力され、これがＭ　Ｍ　ｔＪランチ３１
０を介して上記セレクタ３１２を通じ、上述の下位１１
ピントＣＡＬ〜１１に付加されて、セレクタ３１３を介
しＲＯＭ　２０に与えられる。

このアドレスデータの切り換え状態を示したのが、第５
図であり、ＲＯＭ２０のアドレスデータは１９ピッｌ−
であるにもかかわらず、ＣＰＵ３００のアドレスデータ
は１６ビ・７１−であるため、ｒｏｏｏｏ、の付加や、
ＭＭＵアドレスデータの付加が行われる。

こうして、、ＭＭＬＪアドレスを付加するか、「Ω００
０」を付加するかで、１０グラムの読み出しと音色デー
タの読み出しが簡単に切り換えられる。

またＣＰＵ３００の読出アドレスデータがＲＯＭ２０の
読出アドレスデータより少ないと・ント数でも、ＲＯＭ
２０の全領域の読み出しを行うことができる。

上記上位４ビツトデータＣＡｌ２〜１５はコンパレータ
３１１にも与えられており、このコンノくレータ３１１
には４ビＹトのｆ　（ｘ）データら与えられＣおり、両
データが一致しない時、「００００」と上０位４ビット
アドレスデータＣＡ１２−１５の方が選択される。また
両データが一致した時、一致信号がコンパレータ３】１
から上記セレクタ３１２に与えられて、Ｍ　Ｍ　ｔＪラ
ンチ３１０の方が選択されるや従って上位４ビツトのア
ドレスデータＣＡｌ２〜１５がｆ　（ｘ）データに一致
していない時に、ＣＰＵ３００の処理プログラム等の読
み出１−が行われ、一致した時は音色データ等が読み出
される。このｆ　（ｘ＞データはＣＰＵ３００によ−）
て選択設定してもよいし、予め固定された値でもよい。

Ｌ記セレクタ３１３には、後述するアサイメントメモリ
３２０よりＣＰＵ３００によって読み出されたバンクデ
ータと周波数ナンバ累算器４０からの周波数ナンバ累算
値ＦＡ１２〜２６も与えられ、このセレクタ３１３を介
してＲＯＭ　２０に与えられ、対応するバンクの波形デ
ータＲＤが読み出される。セレクタ３１３における、デ
ータセレク＋−！ＪＪ１１には、上記システムクロック
発生器１０からのクロック信号ＣＫ２によって行われ、
第２図下方に示すように、処理プログラムの読み出しと
波形データＲＤのサンプル値との読み出しが切り換えら
れる。このうち、処理プログラムの読み出しのタイミン
グにおいては、上記ｆ　（ｘ）データに基づいて、処理
プログラムの読み出しと音色データの読み出しが切り換
えられる。そして、これらの続出処理が１６チヤンネル
分繰返し行われて行く。

ＲＯＭ　２０より読み出されるデータのうち、波形デー
タＲ，Ｄはそのまま波形データ伸長補間回路５０へ送ら
れ、処理プログラムや音色データは、８とットデータず
つに２分割され、セレクタ３１４を介してＣＰＵ３００
に送られたり、ゲートバッファ３２３を介してアサイメ
ントメモリ３２０に送られたりする。セレクタ３１４に
おける。データセレクト切換は、上記ＣＰＵ３００から
のアドレスデータＣＡの最下位ピッｈ　Ｃ八〇に基づい
て行われる。

これにより、ＣＰＵ３００の処理速度に追随してＲＯＭ
２０からのデータ取り込みが行われる。

また、ＣＰＵ３００のデータバスラインのビヅｉ・数に
対しＲＯＭ２０からの読み出しデータのビット数が多く
ても、スムーズにデータ処理を行うことができる。

（アサイメントメモリ回路３２） 第６図は、アサイメントメモリ回路３２のアサイメント
メモリ３２０の記憶内容を示すもので、アサイメントメ
モリ３２０は、１６チヤンネル分の音色データのメモリ
エリアか形成されており、各チャンネルエリアにＲＯＭ
２０からの音色データかセットされる。この場合、セッ
トされる音色データのうちエンベロープデータはＥ　Ｇ
　Ｏ〜１５の各エンベロープグループエリアに七ツ１〜
され、それ以外のデータはＣＨＯ〜１５の各チャンネル
エリアに分けてセットされる。ＣＨＯ〜１５にセントさ
れるデータは、バンクデータ（Ａ＞（Ｂ）、エンベロー
プグループデータ（Ａ）（Ｂ）、周を数ナンバスピード
データＦＳ、キーオン信号データ、データ長信号データ
Ｄ８１６．系列データＧＲ、イニシャル周波数ナンバデ
ータ、ループドッグデータ、ループエンドデータよりな
っており、このうち周波数ナンバスピードデータＰＳ、
キーオン信号データ、エンベロー１グループデータ（Ａ
）（Ｂ）以外のデータについては、ＲＯＭ　２０の記憶
内容のところで説明したとおりである。

周波数ナンバスピードデータＦＳは、キーボード１の操
作へ−の音高に応じたデータで波形データＲ，Ｄの続出
アドレスデータの累算ステヅグ値として用いられる。キ
ーオン信号データは、現在キーオン中であることを示す
データで、キーオンで’ｉ」、’ｒ−オフで「０」とな
る、エンベロープグループデータ（Ａ）（Ｂ）は、当該
チャンネルエリアの音色に応じたエンベロープデータの
記憶されているエンベロープグループエリアＥＧＯ〜１
５のアドレスを示すデータであり、１つのチャンネルに
割り当てられる音色は２つの楽音よりなるものであるた
め、（Ａ＞（Ｂ）と２つ存在することになる。これに応
じて、波形データＲＤら２つ存在するため、バンクデー
タも（Ａ）（Ｂ）２つの存在することになる。ＥＧＯ〜
１５にセットされるエンベロープデータについても上述
ＲＯＭ２０の記憶内容の説明のところで説明したとおり
である。

このアサイメントメモリ３２０より読み出されたデータ
はＡＭ（アサイメントメモリ）バスを介して周波数ナン
バ累算器４０やエンベローブ発生器６０等へ送出された
り、ゲートバッフγ３２２を介してＣＰＵ３００に与え
られる。また４ビｙ１−のエンベロープグループデータ
（Ａ）（Ｂ）については、ラン千３２４を介し、エンベ
ロープ発生器６０からの７二−ズデータＰＡが２ビツト
下位に付加され、’ＩＪが１ビット−Ｅ位に付加されて
３１７ビツトとなり、セレクタ３２１を介し、再びアサ
イメントメモリ３２０に与えられ、対応するエンベロー
プのエンベロープレベルデータＥ　１．、、シンアウト
データＴＨ、エンベロー１スピードデータＥＳ等か読み
出されてエンベロープ発生器６０に送られる。このセレ
クタ３２１を介してシステムフロック発生器１０からの
クロヴクｆ８号ＣＫの集合である続出アドレスデータも
アサイメントメモリ３２０に与えられるほか、ＣＰ　Ｕ
　３００からのアクセスアドレスデータも与えられる。

これらのアドレスデータのＩｃＪＪ換状態全状態たのか
第２図晟下段のタイムチャートであり、クロックｆ六号
群ＣＫに基づいたバンクデータ（Ａ）（Ｂ）とエンベロ
ープグループデータ（Ａ）（Ｂ）、これに続い゛〔周波
数ナンバスピードデータＦＳの読み出しの後、上記エン
ベロープグループデータ（Ａ　）とフェーズデータＰＡ
に基づいたエンベローゲスピードデータ（Ａ）ＥＳとエ
ンベロープレベルデータ（Ａ）Ｅｌ、の読み出しが行わ
れ、このｒ裔ｃＰＵ３００のアクセスが行われる。そし
て同じくクロック信号群ＣＫに基づいたイニシャル周波
数ナンバ、キーオン、データ長信号データＤ８１６、系
列データ（、Ｒの各データと、これに続いてループトッ
プデータ、ループエンドデータとが読み出され、上記エ
ンベロープグループデータ（Ｂ）とフェーズデータＰＡ
に基づいたエンベロー１スピードデータ（Ｂ）ＥＳとエ
ンベロープレベルデータ（Ｂ）ＥＬの読み出しが行われ
、この後ｃＰＵ３００のアクセスが行われる。そしてこ
れらのアクセス処理が１−６チヤンネル分繰り返し行わ
れていく。

この場合、読出アドレスデータとして用いられるクロ・
ン・り信号群ＣＫは第２図のＣＫＩ〜ＣＫなどが用いら
れる。セレクタ３２１における各アドレスデータのセレ
クトはシステムクロック発生器１０からのクロック信号
ＣＫＩ、ＣＫ２に基づいて行われ、ｒｏｏ、ｒｏｌＪの
タイミングで、クロック信号群ＣＫが選択され、「１０
」でランチ３２４からのエンベロープグループデータと
フェーズデータＰＡが選択され、「１１」でＣＰＵ３０
０からのアドレスデータが選択される。

ＲＡＭ３０１には、各種中間処理データがメモリされ、
タイマ３０２は、ＣＰＵ３００が設定した周期でインタ
ラブド信号をＣＰＵ３００に与え、りセット回路３０３
は電源投入時にＣＰＵ３００とアウトプットラッチ３０
４にリセットをかけるものである。アウトプットラッチ
３０４．３０６には音色スイッチ２、キーボード１のサ
ンプリングアドレスが一時セットされ、インプ／トバッ
ファ３０５．３０７には、そのサンプリング結果が入力
される。上記アウトプントランチ３０４のサンプリング
データのうち１ビツトのみ上記Ｄ−Ａ変換器１００のゲ
ート信号として用いられる。

く周波数ナンバ累算器４０〉 第７図は、周波数ナンバ累算器４０を示すもので、Ｌ記
アサイメントメモリ回路３２からの周波数ナンバスピー
ドデータＦＳは、うｙチ４０４を介し、イクスクルシブ
オアゲート群４０５を介して、アダー４０７で、それま
での周波数ナンバ累３！値ＦＡに累算され、上位８ビツ
トＦＡ１９〜２６はセレクタ４１３を介し、下位１９ビ
ヅトＦＡＯへ−１８はイクスクルシブオアゲート群４１
４を介し、ランチ群４１５、セレクタ４１６を介しζ、
上記周波数ナンバ累算値ＦＡとして再びアダー４０７に
午えられる。これにより、周波数ナンバ累算ｖｉＦＡか
周波数ナンバスピードデータＦＳの大きさに応じた速度
で累算され、この累算値ＦＡはラッチ４１８を介し、上
位の整数部分にあたる１５ビツトＦＡＩ２〜２６が上記
ＲＯＭアドレス制御回路３１に送られ、波形データＲ，
Ｄの読み出しが行われる。また小数部分の上位３ビツト
ＦＡ９〜１１と最上位ビットの波形折返し信号ＦＤＵは
、上記波形データ伸長補間回路５０へ送られて、波形デ
ータＲＤのサンプル値の伸長と補間に用いられる。

このような周波数ナンバ累算値ＦＡの内容゛を示したの
が第９図であり、周波数ナンバ累算値ＦＡは全部で２８
ビツトのデータであり、最上位ピントは波形折返し信号
ＦＤＵで、次の８ビツトＦＡ１９〜２６はコンパレート
ビットで、後述するループエンド、ループトングに到達
したか否かの対比に用いられ、さらに次の７ビントＦ　
Ａ　１２〜１８か整数部分、最後の１２ピントＦＡＯ〜
１１が・１＼数部分となっている。このような周波数ナ
ンバスピードデータＦＳは、ＣＨＯ〜１５の１６チヤン
ネル分、周波数ナンバ累算器４ｏで累算され、各チャン
ネルの周波数ナンバ累算値ＦＡは上記ランチ群４１５に
メモリされている。このランチ群４１５は１６個のラッ
チよりなり、（Ａ）（Ｂ）２つの楽音成分につき、同じ
読み出しアドレス（同じ周波数ナンバ累算値ＦＡＩ２〜
ＦＡ２６）が使われる。音色の違いは上記バンクデータ
（Ａ）（Ｂ）の違いに基づいている。

また、アサイメントメモリ回路３２がらの８ビツトイニ
シャル周波数ナンバは、ラッチ４０６を介しセレクタ４
１６にて、上位に１ビツトのｒ□。

下位に１９ビツトの「ＯＯ・・・０」が付加されて、周
波数ナンバ累算値ＦＡと同じ２８とソトデータとしてセ
レクトされる。このセレクタ４１６におけるセレンｌ−
信号は、エンベロー１発生器６ｏからのキーオンタイミ
ングに出力されるオンイベント信号が用いられ、第８図
に示すように、キーオンタイミングから、このイニシャ
ル周波数ナンバに対し、ｊ項八周波数ナンバスピードデ
ータＦＳが累算されていく。

さらに、アサイメントメモリ回路３２がらのループエン
ドデータ、ループトップデータは、ラッチ４０２を介し
、セレクタ４０３でループエンド、ループトップいずれ
かが選択され、コンパレータ４０９に与えられるととも
に、セレクタ４１３にら与えられる。コンパレータ４０
９では、周波数ナンバ累Ｗ、　［Ｆ　Ａの上位８ビツト
コンバレートビｙトＦＡ１９〜２６との比較が行われ、
周波数ナンバ累算ＩＦＡがループエンドとループトップ
の間の範囲を越えたとき、セレクタ４１０よりオーバラ
ン信号ＦＣＰが出力され、オアゲー・ト４１１を介し、
上記イクスクルシブオアゲート１￥４１４及びセＩ／ク
タ４１３に与えられ、ループエンドデータ又はループド
ッグデータが周波数ナンバ累算値ＦＡの上位のコンパレ
ートビットＦＡ１９へ−２６に代わって、新たなデータ
として取り込まれる。

このとき、イクスクルシブオアゲート群４１４では、そ
れまでの周波数ナンバ累算＠ＦＡの整数部分及び小数部
分の値がプラスマイナス反転されるが、これは波形デー
タＲＤの読出方向をループエンド又はループトップで反
転させるにあたって、それまでの周波数ナンバ累算値Ｆ
Ａの端数をプラスマイナス反転した状態でそのまま使い
、波形データＲＤの反転読み出しに７１性をもたせるた
めのらのである。

上記オーバラン（Ｍ号ＦＣＰは、イクスクルシブオアゲ
ート４１２にも与えられて、周波数ナンバ累３！値ＦＡ
のＥｆｔ　、に−位ビットである波形折返し信号ＦＤＵ
を反転させ、これによりイクスクルシブオアゲートｔｌ
’４０５における周波数ナンバスピードデータＦＳの値
がプラスマイナス反転され、アダー４０７における周波
数ナンバ累算値ＦＡの累算方向が加減切り換えされる。

このような周波数ナンバスピードデータＦＳの加減切換
による半波形ごとのループ再生の状態を示したのが第８
図である。

−Ｆ、記波形折返し信号ＦＤＵは、セレクタ４０３．４
１０にセレクト信号として与えられ、周波数ナンバスピ
ードデータＦＳの加算時にはループエンドデータとＡ＜
Ｂ検出信号の方が選択され、減算時にはルーグＩ−ンプ
データとＡ＞８検出信号の方が選択される。また波形折
返し信号ＦＤＵは、アダー４０７のＣｉ　ｒｌ端子にも
入力され、周波数ナンバスピードデータＰＳの減算時に
周波数ナンバ累算値ＦＡの＋１処理が行われるほか、イ
クスクルシブオアゲート４０８にも与えられる。このイ
クスクルシプオアゲート４０８には、アダー４０７のＣ
Ｏ１１ｔ　＃Ａ子からの出力信号ら与えられており、周
波数ナンバ累算値ＦＡかオーバーフロー又はアンダー７
０−したことが検出され、これ＃ＪｉＬ記オーバラン信
号ＦＣＰとして出力される。

さらに、アサイメンｌ−メモリ回Ｆ！？１３２からのバ
ンクデータ（Ａ）（Ｂ）は、ラッチ４００を介して、セ
レクタ４０１で＜　Ａ　）、（Ｂ）いずれか−方のバン
クデータが選択され、ラッチ４１７を介して、上述周波
数ナンバ累算値ＦＡの整数部分とコンパレートビットと
ともにＲＯＭアドレス制御回路３１へ送られ、波形デー
タＲＤの読み出しが行われる。

これにより、１つのチャンネルに割り当てられζ、２つ
の楽音成分（、ｌ　　（Ｂ）は、バンクデータは異なっ
ているものの、共通の周波数ナンバ累算値Ｆ　Ａが用い
られ、楽音生成処理のタイミング同期がとられる。

上記セレクタ４０１のセレクト信号には、システムクロ
ンク発生器１０かへのクロヅク信号ＣＫ３が用いられ、
このりＯｙり信号ＣＫ３の前半で（Ａ＞についての楽音
生成！２８理か行われ、後半で（Ｂ）についての楽音生
成処理が行われることになる。システムク１７ンク発生
器１０からのクロンク信号群ＣＫは、上記ラッチ４００
．４０２．４０４．４０６．４１５．４１７．４１８に
もラッチ信号として与えられ、チャンネル周期及びタイ
ミング同期がとられる。

く波形データ伸長補間回路５０〉 第１０図は、波形データ伸長補間口「Ｒ５０を示すもの
で、ゲート５００〜５１０とセレクタ５１１〜５１３で
第１４図に示すような波形データＲＤの中の差分データ
の伸長が行われ、ゲート５１２４〜５１７とゲート群５
１８．５１９、アダー５２０、セレクタ５２１で第１２
図に示すような波形データＲＤの各サンプル値Ｒｏ、Ｒ
１、Ｒ２、Ｒ３・・・の補間が行われ、ゲート群５２４
．５２２、ゲート５２６、セレクタ５２５、アダー５２
７で波形データＲ，Ｄが１０ピントのサンプル値と６ビ
ツトの差分データのとき補間しくＤ８１６＝０）、８ビ
・ｙ）−のサンプル値２つのとき補間しない（Ｄ８１、
６　＝　１　）制御が行われる。

（波形データ伸長補間回路５０ のデータ処理の概要） 第１３図は、ＲＯＭ２０より読み出された波形データＲ
Ｄのデータ構成を示すもので、データ長信号Ｄ８１６が
ローレベルで１０ビツトのサンプル値と６ビツトの差分
データからなるときは、上位１０ビツトＲＤ６〜１５は
サンプル値で、ＲＤ５は差分符号データ、ＲＤ２〜４は
差分パワーデータ、ＲＤＯ２１は差分マンティッサデー
タとなっている。差分データＲＤＯ〜４は圧縮状態で記
憶されており、伸長すると第１４図に示すような１０ビ
ツトの伸長差分データＩＥＯ〜８、ＩＥＳとなる。すな
わち差分パワーデータＲＤ２〜４は、差分値の何ビット
目にはじめて「１」があるかを示すデータであり、等分
マンティッサデータＲＤＯ１１は、この「１」に続く２
ビツト分のデータそのものを示している。このように、
第１４図上段のデータは伸長差分データを加算するとき
のものであるが、下段のデータは減算するときのもので
ある。この場合には、差分パワーデータＲＤ２〜４は、
差分値の何ビット目まで「１」が続くかを示すデータで
あり、これに続く変換差分マンティッサデータＲＧＯ〜
２は、差分マンテイッサデータＲＤＯ５１を第１４図下
方の論理式で変換したしので、この変換内容は第１５図
に示すとおりであり、グラスマイナス反転した値に変換
される。

このような伸長差分データＩＥＯ〜８、ＩＥＳは、第１
２図に大入で示す波形データＲ，Ｄの各サンプル値の間
の差の１／２であり、各サンプル値とＸ印で示す仮想値
との差を示すことになる。第１２図の仮想値は補間値と
重なってＸ印にＯ印が重なった状態となっている。

波形データＲＤの各サンプル値Ｒ，Ｒ１、Ｒ２・・・は
、周波数ナンバ累算値ＦＡの小数が１／２のときにおけ
るものであるため、第１１図（２）と第１２図のＸ印で
つながる波形を実現するためには、サンプル値Ｇｏ、Ｇ
１、Ｇ２・・・の各Ｘ団地点の中間点のサンプル値をメ
モリすればよいことになる。この中間点のサンプル値は
、Ｒｏ＝　（ＧＯ＋−Ｇ１１’２、Ｒ１＝　　（Ｇｌ　
　＋０２　　）／２．Ｒ２＝　（Ｇ　　＋Ｇ３）、、／
２・・・どなる。

このように、Ｘ印のサンプル値ではなく、Ｘ印の中間点
のサンプル値を記憶することにより、第１２図と第１１
図（２）に示すように、周波数ナンバ累算値ＦＡが「０
０・・・０」のスタート地点で波形データレベルを正確
に１０」にすることかできる、すなわち、ＲＯＭ２０の
波形データＲＤのメモリエリアの先頭番地には、通常第
１ステツプ目の「０」レベルでない波形データＲＤがメ
モリされているが、周波数ナンバ累算値ＦＡが「００・
・０」のとき、この第１ステツプを読み出してしまわな
いような処理が行われなくとら、上記中間点のサンプル
値を記憶することにより自動的に位相合わせができ、第
１１図（１）のような位相のずれを生じてしまうことが
なくなる。

また、Ｘ印の中間点とこの中間点の前後の補間点との差
分データは前後同じとなり、この結果、記憶すべき差分
データは本来の差分データの１／２で済むことになる。

従って、通常波形データＲＤのサンプル値が１０ピント
の時、その差分データは１０ビ・１１・であり、上記の
ような圧縮方式を用いても差分パワーデータのとゾｌ−
数が４ビツト必要となるため、最大圧縮して７ビントに
しかならないか、上述したように差分データを１／２に
できることにより、差分データを６ビツトにでき、自計
１６ビツトとして、通常のデータアクセスにおいて１回
でアクセスできる。

このため、１つのＲＯＭ２０より波形データＲＤと１０
グラム（又は音色データ）とを交互に読み出して、単位
時間当りの波形データＲＤの読み出し機会が１／２に減
・ってら十分対応できる。

なお、記憶ず波形データＲＤは、Ｘ地点が折れ線状につ
ながる波形であってもよい。

上述の仲良差分データの１／４．２７／４．３／４．４
７／４をサンプル値に対し第１６図に示すように加減す
れば、補間値が求められることになる。

この場合、第１２図の各サングル値Ｒ８，Ｒ１、Ｊ　、
Ｒ３”’に対し、Ｅｏ、Ｄｌ、Ｄ２、Ｄ３・・・のよう
に、補間値の方が大きいときは、伸長差分データは第１
４図上段に示すように加算値となり、Ｄ　　、Ｅ　　、
Ｅ　　、ＥＳ・・・のように補間値の方が小さいときは
、伸長差分データは第１４図下段に示すように減算値と
なる。

波形データＲＤのデータ形式に１０と・ｔトの乙のと、
８ビヴトのものの２種類あるのは、員子化ビｙ　ｌ・数
を減らしても量子化ノイズがそれほど問題とならないに
ぎやかな音は８ビソトシ、量子化ノイズが目立つ音は１
０ビ・：ｚ　＋−とじて使い分け、メモリ１重用五を少
なくＬｆ：　ｔＪのである、Ｃ波形データ伸長補間回Ｂ
５０の回路構成）第１０図において、セレクタ５１１の
Ａ側「０」端子と［３側１１４端ｒには、差分マンティ
ゾサデータＲ１）０がそのまま入力される。またセレク
タ５１１のＡ側「ｌＪ端子とＢ側「２」端子には、伸長
差分データの最−Ｉ−位ビ・−、ＩへＩＢＳが１−０．
のとき、差分マンティッサデータＲＤＩがそのまま入力
され、最上位ビットＩＥＳが「１」のどき、アントゲ−
１−５０２が開成されるので、差分マンティッサデータ
ＲＤＯとＲＤＩとの排他的論理和データＹえＧ１が入力
される、さらにセレクタ５１１のＡ　１１１１　’　２
　Ｊ端子とＢ側「３ｊ端子には、上記烈−１位とンｌ−
Ｉ　Ｅ　Ｓが「０」のとき、ナントゲート５０５の出力
が「１」となってイクスクルシブオアゲーｈ　５０　Ｆ
でノアゲート５０９の出力が反転され、るので、差分パ
ワーデータＲＤ２〜４の論理和が入力され、最上位ビッ
トＩＥＳが「１」のとき、オアゲート５０４による差分
マンティｙサデータＩえＤＯ５１の論理和の反転データ
と差分パワーデータＲＤ　２　”−４の論理和の反転デ
ータとのｔｉｒｆｌ包的論理和データＲＧ２が入力され
る。そして、セレクタ５１１のＡ側「３」端子には、上
記危−１−位ビｙｌ・ＩＥＳが入力され、Ｂ側「０」端
子には、１０」データが入力される。

これにより、第１・・１図に示すような、差分マンティ
ソサデータＲＤＯ１１と上位１ビ・Ｉ部分のデータ、又
は変換差分マンティンザデータＲＧＯ１１，２のデー・
りが作成さノ゛１．ることになる。変換差分マンティン
・サデータＲＧ　Ｏ〜２の具体的な内容は第１５図に示
すとうりである。

このセ■７クタ″５１】の４ビヅｌ−データは、セレク
タ５１２．５１３で」−位に最上位ピッｌ−Ｉ　Ｅ　Ｓ
が２ビヅト分、４ビヅト分付加されるか、下位に１０」
データが２ビヅト分、４ビヅト分付加されるかが選択さ
れ、１，０ビンｌヘデー・夕として出力される。各セレ
クタ５１１−１５１２．５１３のセレクト状態を適当に
選ぶことにより差分マンティソサデータＲＤＯ１１又は
ＲＧ　Ｏ＝　２を第１４図に示ｔようにシフ１−シてい
くことができ、このセレクト状態の選択は、差分バフ−
データＲＤ２−４に基づいて行われる。

こうして、差分圧縮データが６ビヅトであるにもかかわ
らず、伸長差分子−へ夕を１０ビツトまで拡大すること
ができ、メモリ使用量を少なくできる。

上記伸長差分データの最上位ビットＩ　Ｅ、　Ｓは、イ
クスクルシブオアゲーｈ５００の入力の差分符号データ
ＲＤ５と、ノアゲート５０１の入力の周波数ナンバ累Ｘ
値ＦＡの小数部分の最上位と１１・ＦＡＩＩと、ノアゲ
ート５０８からの差分データの各ビｙ　ｈ　ＲＤ　Ｏ〜
４の論理和の反転データとによ−）て決定される。すな
わち、第１２図に示すように、ＤｏのＦＡｌｌが「Ｏ」
、差分符号ＲＤ５が′ｔ）；（加算方向）のときと２Ｅ
１、Ｅ２・・・のＦ　Ａ　１１が’１．Ｒ，Ｄ５が「１
」　（減蒐方向）のときは、伸長差分データの最上位ビ
ｙ　ｈ　Ｉ　Ｅ　ＳがｒＩ、となって、サンプル値に対
して差分デ゛−夕を八算しなくてはならないことを示す
、」−記ノアゲ−ｈ　５０１には差分データの各ピッ）
−ＲＤ　Ｏ２１，２，３，４，５の論理和の反転データ
か入力さノして、差分データがｒｏｏｏｏｏ」のとき、
ノアゲート５０１の出力を「０」として、伸長差分デー
タの娃−Ｌ位ヒン１へＩ　ＥＳ　ｌ）”　１　ｒになら
ないように、−ノントロールされる、 伸長差分データＩＥは、１ビット下位にシフトされζ２
．′４の値となってアントゲ−１−群５１９を介しアダ
ー５２０の一方の端子に入力されるととらに、２ビ・７
ト下位にシフトされて１／′４の値どなってアンドゲー
ト群５１８’ｒ介しアダー５２０の他方ｆ）端子に入力
され、このアダー５２０の出ノ】はセレクタ５２１のＡ
側に−５えちれる。またセレクタ５２１の１３側には、
上記伸長差分データＩＥかシフ）〜されず、そのままの
倍率で与えられる。従って、アンドゲート群５１８．５
１９の開成１３号で１Ｆ）るＩＭＯｌＩＭＩとセレクタ
５２１のセレクト信号であるＩＭ２よりなる滑車データ
ＩＭを適当に選ぶことにより、第１６図に示すように伸
長差分データＩ　）Ｅを１／４倍、２　／　４　ｆ？ｉ
、３′・１１Δ、４．’４倍、０倍とすることができる
。

この上うなｔｌ）率とされた伸長差分データＩＥは、ア
ンドゲー８群５２２を介してアダー５２７に与えられ、
凌述する波形データＲＤのサンプル値ＲＤ６〜１．５に
加Ａ３！され、波形データＲＤの各サシプル値の補間が
行われることになる。

こうして、１つのサンプル１ａＲＤ６　へ−１５と差分
データＲＤＯへ−５で、８つの地点の波形データＲＤを
作成することができ、なめらがな波形特性を得ることが
できるとともにメモリ容量も少なくすることができてい
る。またこのような１つのデータで８つの地点を決定で
きる波形データＲＤは１回の読み出しで読み出すことが
でき、波形データｎＤの読み出し弐会か少なくても十分
なめらかな波形を実現でき、この結果、ＲＯＭ２０より
波形データＲＤとそれ以外のプログラム等とを交互に読
み出しても、波形生成処理に支障をきたす、二とがなく
なり、ＲＯＭ２０にプログラムと波形データＲＤとを一
緒にメモリしても、各情報の読み出し速度を高める必要
もなくなる。

上記滑車データＩＭＯ〜２は、周波数ナンバ累算値Ｆ　
Ａの小数部分の上位３ビットＦＡ９−、−１１によって
、論理ゲート５１４〜５１７によって作成される。この
ゲート群５１４．５１７により、第１６図に示すような
データ変換が行われ、波形データＲＤの補間値が求めら
れることになる。この場合、周波数ナンバ累算値ＦＡの
小数部分の最上位ビットＦＡ１．１のみが「１」のとき
、すなわち周波数ナンバ累算値ＦＡが１７７２のときは
、サンプル値に対する補間は行われず、ここを中心とし
て、これより前のタイミングでは、補間値か差分データ
の１／４．２．／４．３７／４．４／４の戎ｍ値となり
、後のタイミングでは、補間値か差分テーマ・力１・′
・１．２．′・４．３／４の加算値となっている。

一上記波形データＲＤＯ〜１５は、１０ビツトのサンプ
ル値と６ビツト・の差分データよりなるときは、サンプ
ル＠ＲＤ６〜１５が、セレクタ５２５のＡ側より入力さ
れて、そのまま上記アダー５２７に与えられて、補間値
が加減される。このとき、テ°−タ長信号１）　８１６
は、ｒ□ｊとなるから、アンドゲート群５２１１．５２
２は開成され、アンドゲート５２６は閉成され、セレク
タ５２５はＡｆｆ！Ｉが選択される。また波形データＲ
ＤＯへ−１５が、８ビツト・のサンプル６Ｒ２つよりな
るときは、波形データＲ，Ｄ　Ｏ〜７はセレクタ５２５
のＢ側より入力され、Ｌ記アダー５２７に与えられ、波
形データＲ，Ｄ　８〜１５はセレクタ５２５のＡ側より
入力され、Ｌ記アダー５２７に与えられる。このとき各
データＲＤＯ〜７．８〜１５の下位に２ビツト「００」
が付加されて１０ビツトデータとされる。

また、このとき、データ長信号Ｄ８１６は「１」となる
から、アントゲ・−ト群５２４．５２２は閉成され、補
間は行わｉない。さらに、このとき、アントゲ−）−５
２６は開成されるから、周波数ナンバ累算値ＦＡの小数
部分の最」〜位ビットＦＡ１１の値（ｉｎ）に応じて、
サングル値（２「１ＲＤＯ〜７．２ｎ＋１＝ＲＤ８〜１
５）か切りＩ史えられる。

くエンベロープ発生器６０〉 第１７図はエンベロープ発生器６０を示すものでＬ記ア
サイメントメモリ回路３２からのエンベロープスピード
データＥＳＯ〜５は、ラッチｂ４１を介しエンベロープ
スピードデータ伸長回路６００で第２２図に示すような
データ伸長が行われ、イクスクルシブオアゲート群６１
１３を介しアダー６・１４で、それまでのエンベローグ
ｌＡ算＠ＥＡＯへ−１５に累算され、セレクタ６４９、
ランチ群６５０を介し、上記エンベローブ累Ｘ値ＥＡＯ
〜１５として、再びアダー６４４に与えられるとともに
、ラッチ６５１を介して、乗算回路７０及び゛シフト回
路８０へ出力される。

また、エンベロープの累算方向を示すエンベロ−プ加減
信すＥＤＬＩは、上記イクスクルシブオアゲート群６４
３に与えられ、累算方向が減算のときは、伸長エンベロ
ープスピードデータＥＳＥがプラスマイナス反転されて
アダー６４４に与えられ、エンベローア累算値ＥＡの減
算が行われる。

このアダー６４４からのエンベロープ累算値ＥＡの上位
７ビツトは、コンパレータ６４５に与えられて、第２４
図に示すエンベロープのアタック、デイケイ、サスティ
ン、リリース等の各フェーズのエンベロープレベルデー
タＥＬと比較され、エンベロープ累Ｘ値ＥＡがエンベロ
ープレベルデータＥＬを越えたとき、セレクタ６４６を
介しノアゲート６４８を介して、フェーズ歩進信号ＥＣ
３が上記セレクタ６４９に与えられる。これにより、上
記エンベロープレベルデータＥＬの下位にエンベロープ
加減信号ＥＣＵと全て同じ値の９ピントデータが付加さ
れたデータがエンベローア累算値ＥＡとして切換選択さ
れ、これにより、次のエンベロープフェーズでのエンベ
ロープ累算のスタート地点が正確なエンベロープレベル
データＥＬに修正される。

上記セレクタ６４６のセレクト信号には、エンベロープ
の累算方向を示すエンベロープ加減信号ＥＣＵが用いら
れ、エンベロープ累算が加算のときは、エンベロープ累
算値ＥＡがエンベロールベルデータＥＬ以上になるタイ
ミングが検出され、エンベロープ累算が減算のときは、
エンベロープ累ｘｍがエンベロープレベルデータＥＬ以
下になるタイミングが検出される。また上記アダー６４
４のＣｏｕｔ出力とエンベローア加減信号ＥＣＵとはイ
クスクルシブオアゲート６４７に入力されて、これも上
記フェーズ歩進信号ＥＣ３として用いられており、エン
ベロープ累算値がオーバフロー又はアンダーフローした
ときにも、次のフェーズのエンベロープ累算に移行する
。

このようなフェーズの移行は、フェーズ制御回路６３０
によって行われる。すなわち、フェーズ制御回路６３０
は、ラッチ６４２を介して与えられるキーオン信号によ
ってアタックフェーズにはいり、上記フェーズ歩進信号
ＥＣ３が与えられるたびに、デイゲイ、サスティン、リ
リース等の次のフェーズを移行させていく、このフェー
ズ移行にあたっては、フェーズ制御回路６３０よりキー
アサイナ回路３ｏのアサイメントメモリ回路３２に対し
次のフェーズについてのエンベローブデータの読み出し
指示が行われ、その時のフェーズをそのまま保持すると
きは、ラッチ群６５２を通じて保たれる。

上記エンベロープスピードデータ伸長回路６゜Ｏにおけ
る、圧縮エンベロープスピードデータＥＳの伸長は、シ
フト係数制御回路６１０がらのシフト係数データＥＰＯ
〜３によってシフト制御がなされることにより行われ、
このシフト係数データＥＰＯ〜３は、エンベロー１スピ
ードデータの上位４ビツトＥ３２〜５、エンベローア累
算値の上位４ビ・ｙトＥＡ１２〜１５、エンベローア加
減信号ＥＣＵに基づいて作成される。

また、アサイメントメモリ回路３２からのシンアウトデ
ータＴＨＯ２１は、シンアウト回路６２０に与えられて
、ラッチ群６５０におけるエンベロープ累算値のラッチ
タイミングのシンアウト（間引き）が制御される。この
シンアウト回路６２０、フェーズ制御回路６３．０、ラ
ッチ群６５２、ラッチ６４１．６４２．６５１には、シ
ステムクロック発生器１０よりタロツク信号が与えられ
て、データ処理のチャンネル周期及びタイミング周期が
とられる。

（エンベローゲスピードデータ伸長回路６００’）第１
８図はエンベローゲスピードデータ伸長回路６００を示
すもので、セレクタ６０１のＡ側「０」端子とＢ側「１
」端子にエンベロープスピードデータＥＳＯが入力され
、Ａ側「１」とＢ　（ｐ１１ｒ２＋端子にエンベロープ
スピードデータＥＳＩが入力され、Ａ側「２」端子とＢ
側「３」端子にエンベロープＢＳ２〜５のオアゲート６
ｏ５を介した出力が入力され、Ａ＠「３」端子とＢｆｆ
ｌｒＯ」端子にはｒ□」データが入力される。これによ
り、第２２図の伸長エンベロープスピードデータの中の
Ｒ３０１１とその上位１ビット分が作成されることにな
る。

このセレクタ６０１からの４ピッ１−データは、セレク
タ６０２．６０３．６０４を介して上位又は下位に２ビ
ツトのｒｏＯＪ　、４ビツトの「００００ｊ−８ビツト
の「０００・・・０」が付加される。

このとき、データが各セレクタ６０ｉ〜６０４のＡ側に
入力されれば、上位へデータシフトされず、そのまま出
力されていくが、Ｂ側に入力されれば、各７１ビツト、
２ビツト、４ビツト、８ビツトシフトされていくことに
なる。従って、各セレクタ６０１〜６０４のセレクト状
態を適当に選ぶことにより、エンベローゲスピードデー
タＥＳを第２３図に示すようにシフトしていくことがで
き、このセレクト状態の選択はシフト係数データＥＰＯ
〜３に基づいて行われる。

こうして、圧縮エンベローゲスピードデータＥＳがエン
ベロープ加減ｆ８号ＥＤＵを含めて７ビツトであるにも
かかわらず、その伸長値は１６ビツトまで拡大され、メ
モリ使用量を少なくすることができる。

このようにして伸長したエンベローゲスピードデータＥ
ＳＥを累算したエンベロープ累算（／ｊＥＡは、（Ａ）
（Ｂ）２つの楽音成分につきそれぞれ１６チヤンネル分
、上記ラッチ群６５０にラッチされる。エンベロープ累
算値ＥＡＯ〜１５は１６ビツトで、そのうち上位４ビツ
トＥＡ１２〜１５がパワーデータ、下位１２ビツトＥＡ
Ｏ〜１１がマンティッサデータとなる。

（シフト係数制御回路６１０） 第１９図はシフト係数制御回路６１０を示すもので、圧
縮エンベローゲスピードデータＥＳの上位４ビツトは、
そのままアダー６１１のＡ側に入力され、アンドゲート
群６１２を介してシフト係数データＥＰＯ〜３として出
力され、第２２図に示すようなデータシフトすなわち圧
縮エンベローゲスピードデータＥＳの伸長が行われる。

第２２図は、アダー６１１のＢ＠の入力がなんら影響を
与えないときのものであり、影響を与えるときはＬ記デ
ータシフトが修正されることになる。なお、ノアゲート
６１３とオアゲート６１４により、エンベロープスピー
ドデータＥＳ２〜５が「００００」のとき、シフト係数
データＥＰは「０００１　Ｊとされ、第２２図最上段に
示すように、エンベロープスピードデータがｒｏｏｏｏ
Ｊのときでも、データシフト位置はエンベロープスピー
ドデータが’０００１　Ｊのときと同じ状態とされる。

上記エンベロープ累算＠ＥＡの累算方向を示すエンベロ
ープ加減信号ＥＤＵは、インバータ６１７で反転され、
アンドゲート６１６を介してナントゲート群６１５に与
えられており、エンベロープ加減信号Ｅ　Ｄ　ｔＪが「
１」のデイゲイ、リリース時等の減衰時には、アダー６
１１のＢ入力には’ＩＩＩＩＪか入力されることになる
。そして、アダ、−６１１のＣｉ　ｒｉ端子には「１」
が入力されているので、結局アダー６１１の、Ｊｌの入
力データは回の影響もうけず、そのまま出力される。ま
た、エンベロープ加減信号ＥＤＵが「０」のアタック時
においては、エンベロー１累算値の最上位ビットＥＡ１
５が「０」のとき、やはりＢ側には’ＩＩＩＩＪが入力
され、Ａ入力がそのまま出力されるが、最上位ビットＥ
Ａ１５が「１」のとき、エンベロープパワーデータＥＡ
１２〜１５が反転されてＢ側に減Ｘ値として与えられる
。

このため、エンベロー１パワーデータＥＡ１２〜１５が
ｒｌｏｏＯＪを越え、ｒｌｏｏｌ　（９１−１（Ｈは１
６進値であることを示す記号）＋　　ｒｌＯｌｏ　（Ａ
Ｉｔ）」　ｒｌｏｌｌ　（ＢＨ）」・・・どなるに従っ
て、シフト係数データＥＰＯ〜３は本来の値がら−１、
−２、−３・・・と戎っていくことになり、第２３図に
示すように、エンベローゲスピードデータ伸長回路６０
・０におけるデータシフト位置フ。

がそれだけ押さえられて、スピードデータが１／２．１
／４．１／８・・・の値となり、第２５図に示すように
、エンベロー１波形のアタック部分をイクスポーネンシ
ャルな形状にすることができる。

これにより、エンベローブ波形のアタック特性を自然界
に存在する音に、さらに近付けることができる。この場
合、エンベロープパワーデータＥＡ１２〜１５が’１０
００　（８）　Ｊ以下の時は、イクスポーネンシャルに
せずリニアな波形としているか、この段階まではイクス
ポーネンシャルであれリニアであれ、波形的には大差が
なく、聴感上区別がつかないのであり、これにより回路
構成をより簡易にできる。

なお−上記アンドゲート群６１２には、アダー６１１の
Ｃｏｕｌ子からの信号が開成信号として与えられており
、エンベロープスピードデータＥ　Ｓ　２〜５の値に対
し、Ｂ入力の減算値が大きくなって、シフト係数データ
ＥＰＯ〜３がマイナスになるときには、Ｃｏｕｔｌ子出
力が「０」となって、アンドゲート群６１２が閉じられ
る。

（フェーズ制御回路６３０） 第２０図はフェーズ制御回路６３０を示すもので、第２
８図はこのフェーズ制御回路６３０のデータ変換内容を
示すものである。フェーズ＠ＰＨ０１１は、フェーズ値
ＰＢＯ１１が上記ラッチ群６５２を経たもので、このフ
ェーズ値は、第２６図に示すように’００　（０）Ｊで
アタックを表し、’０１（１）Ｊで第２アタツク又はデ
イケイ、’１０（２）Ｊでサスティン又は第２デイゲイ
、［１１（３）Ｊがリリース又は無音状態を表している
。

第２０図において、フェーズ値ＰＨ０５１がどのような
値でりれ、キーオン信号が「０」になれば、ナントゲー
トＮＡ３．５の出力が「１１」となり、う・・ｌチを介
して、フェーズ値ＰＡＯ５１は、第２８図（１）上段に
示すように、’１１（３）＋とされる。これは、放音中
にキーオフとなれば、どのフェーズであれ強制的にリリ
ース状態とするためである。

また、キーオン信号が「１」で、ナントゲートＮＡＩの
出力が「１」のとき、フェーズｆＪＭＰＨＯ１１は、ナ
ントゲートＮＡ２，４で反転後、ナントゲートＮＡ３．
５で再反転され、第２８図（１）下段に示すように、そ
のままの値が維持される。

これは、キーオン中であれば、その時のフェーズをその
まま維持すればよいからである。

さらに、フェーズ値ＰＨ０１１がＮ、１（３）」のリリ
ース状態でキーオン信号が「１」になると、ナントゲー
トＮＡＩの出力が「０」となるから、ナントゲートＮＡ
２．４の出力は「１１」で、ナントゲートＮＡ３．５の
出力は［００Ｊとなり、フェーズ値ＰＡＯ１１は、第２
８図（１）最下段に示すように１′００　（０）Ｊとな
る。これは、リリース中又は無音中にキーオン状態とな
れば、次の新たな楽音の生成放音状態にはいるため、フ
ェーズをｒｏｏ　（０）Ｊとするためである。このとき
、インバータＩＶ２の出力が「１」となって、オンイベ
ンｌ−信号か出力される。なお、ラッチ６３１は、シス
テムクロンク発生器１０からのクロック信号により、ラ
ッチ動作が行われる。

また、フェース（し進信号ＥＣ３が「０」の時は、イク
スクルシブオアゲートＥＯＩのノアゲートＮＲ１からの
データは’０４となって、フェーズ値ＰＡＯがそのまま
ＰＢＯとして出力され、アンドゲートＡＮ１が閉成され
るので、フェーズ値ＰＡ１がそのままオアゲートＯＲＩ
を介してＰＢＩとして出力され、第２８図（２）上段に
示すように、そのままの値が維持される。これは、フェ
ーズ歩進の指示がなければ、そのときのフェーズをその
まま維持すればよいからである。

フェーズ歩進信号ＥＣ３か「１」のときは、フェーズ値
ＰＡＯ１１が「００」の場合、ＰＢＯｌｌは「０１ｊと
なって１つ先のフェーズに歩進され、フェース値ＰＡＯ
１１が「０１」の場合、ＰＢＯｌｌは’ＩＯＪとなって
やはり１つ先のフェーズに歩道され、第２８図（２）中
段に示すようになる。これは、フェーズ歩進の指示があ
れは、そのときのフェーズを１つ進めればよいからであ
る。

しかし、フェーズ歩進信号ＥＣ３が「１」で、フェーズ
値ＰＡＯ５１がｒｌＯＪ　　ｒｉｌｌのときは、フェー
ズは歩進されず、第２８図（２）下段に示すように、そ
のままの値が維持される。これは、フェーズｒｌｏ（２
）」から次のリリースのフェーズ’１１（３）Ｊに移る
のは、キーオン状態からキーオフ状態になったときのみ
であり、またリリース又は無音のフェーズＩ’１ｌ（３
）Ｊから新たなアタックのフェーズｒｏＯ（０）Ｊに移
るのは、キーオフ状態からキーオン状態になったときの
みであって、キーオン信号の変化のみでフ℃−ズを歩進
すればよいからである。

第２７図は、このようなフェーズ値ＰＨｏ、１（ＰＢＯ
ｌｌ）のラッチ群６５２への記憶状態を示すもので、（
Ａ）（Ｂ）２つの楽音成分につき１６チヤンネル分のフ
ェーズ値がラッチされている。

（シンアウト回路６２０） 第２１図はシンアウト回路６２０を示すもので、カウン
タ６２１は、クロック信号ＣＫ７をベースとして、第２
９図に示すような、周期が２倍、４倍、８１キ・・・の
クロｌり信号ＱＯ１■・・・５を出力するものて゛、こ
のタロツク信号ＱＯ５１・・・５は、オアゲート群６２
２を介しナントゲート６２３を介して、ラッチ信号Ｔｏ
として出力される。アサイメントメモリ回路３２からの
周波数ナンバ累算値ＦＡのランチ間引き率を示すシンア
ウトデータＴＨＯ２１は、アンドゲート６２５、オアゲ
ート６２６を介し、オアゲート群６２２に与えられ、ま
たシンアウトデータＴＨＩはそのまま上記オアゲート群
６２２の一部に与えられ、これらにより、「１］信号の
与えられるオアゲートの出力を常時「１」として、各ク
ロック信号ＱＯ〜５を無効とする。

シンアウトデータＴＨＯ５１が「００」のとき、すべて
のクロック信号ＱＯ〜５か有効となるので。

ランチ信号ＴＯは、すべてのクロック信号ＱＯ〜５が「
１」の時のみ、「０」となる、これは、第２９図下段に
示すように、本来のチャンネルタイミングすなわち本来
のラッチタイミングと同じクロック信号ＣＫ７からみて
６４発に１回のタイミングである。

また、シンアウトデータＴＨＯ１１が［０１］のとき、
クロ・ｌり信号ＱＯ〜３たけが有効となるので、ランチ
信号Ｔｏは、クロック信号ＱＯ〜３か［１］の時のみ、
「０」となる、これは、第２９図下段に示すように、本
来のチャンネルタイミングすなわち本来のラッチタイミ
ングと同じクロ７７１８号ＣＫ７からみて１６発に１回
のタイミングである。

さらに、シンアウトデータＴ　ＨＯ５１が「１ｏ」のと
き、クロ・ｌり信号ＱＯ１１だけが有効となるのて゛、
ラッチ信号ＴＯは、クロック信号ＱＯ１１が′１．の時
のみ、「０」となる、これは、第２９図下トスに示すよ
うに、本来のチャンネルタイミングすなわち本来のラッ
チタイミングと同じクロ／り信号ＣＫ７からみて４発に
１回のタイミングである。

またさらに、シンアウトデータＴＨＯ１１がｒｌｌ」の
とき、すべての７０ツクｆ言号ＱＯ〜５が無効となるの
で、ラッチ信号Ｔｏは、クロック信号ＱＯ〜５に関係な
く、常時「０」となる、これは、第２９図下段に示すよ
うに、本来のチャンネルタイミングすなわち本来のラッ
チタイミングと同じクロック信号ＣＫ７とまったく同じ
タイミングである。

このようにして生成されたラッチ信号Ｔｏは、デコーダ
６２４の０〜３１の３２個のいずれがの出力ラインより
出力され、３２ｇ１Ｉのラッチ群６５０のいずれかにお
いて、エンベロー１累ｌＬ値ＥＡのジンアウト（間引き
）ラッチが実行され、このシンアウトは各ラッチについ
てＩＩＩ番に行われる。

上記デコーダ６２４のＯ〜３１の３２個の出力ラインの
選択は、ランチ６２７を介して与えられるクロ１り（Ｆ
、号ＣＫ３〜７によって行われる。

こうして、第３０図に示すように、エンベロープ累Ｘ１
ｉａＥＡのラッチのシンアウト（間引き）により、エン
ベロープ累）［ｔＥＡのビット数を従来必要とされた２
０ビツトから１６ビツｌ−と少なくしてら、動作性の良
い楽音を放音できる。

なお、ラッチ６２７は、システムクロック発生器１０か
らのクロック信号によってランチされタイミング同期が
とられる。

く乗算回路７０〉 第３１図は乗算回路７０を示すもので、波形データ伸長
補間回路５０がらの波形データのサンプル値や補間値よ
りなる補間波形データＩＰＯ〜９か、乗算回路７０に与
えられるとともに、エンベロープ発生器６０からのエン
ベロー１累算値ＥＡＯ′〜１５のうち、下位３ビツトと
上位４ビツトを除いたマンティッサデータＥＡ３〜１１
も乗算回路７０に与えられて、波形データとエンベロー
プとの乗算が行われる。

このとき、上記乗算されるエンベロープマンティヴサデ
ータＥＡ３〜１１の上位に「１」データが付加される。

これは、エンベロープマンティンサデータＥ　Ａ　３〜
１１の９ピントをＭとすると、１千Ｍ／′２９の演算を
行うことを示し、この値に補間波形データＩＰが乗算さ
れることになる。このようにして乗算された乗算データ
ＭＴは２０ビー、　トデータとして出力されるが、下位
４ビツトを切り捨てて、１６ビツトデータＭＴＯ〜１５
・としてシフ１へ回路８０へ出力される。

くシフト回路８０〉 第３２図はシフト回路８０を示すもので、乗算データＭ
ＴＯ〜１５は、４段のセレクタ８００．８０１．８０２
．８０３を介して、エンベロープパワーデータＥＡ１２
〜１５の値に応じたシフトダウンが行われて　、４ａ　
”ｍデータＳＴＯ〜１５として、系列累算回路９０へ出
力される。

セしり一タ８００は、セレクト信号ＥＡ１２が「０」の
とき１ビツトシフトダウンし、「１」のときそのままシ
フトしないでデータを出力する。

セレクタ８０１は、セレクト信号ＥＡ１２が「０」のと
き２ビツトシフトダウンし、「１」のときそのままシフ
トしないでデータを出力する。セレクタ８０２は、セレ
クト信号ＥＡ１２が「０」のとき４ビツトシフトダウン
し、「１」のときそのままジフトしないでデータを出力
する。セレクタ８０３は、セレクト信号ＥＡ１２が「０
」のとき８ピントシフトダウンし、「１」のときそのま
まシフトしないでデータを出力する。

従って５エンベロー１パワーデータＥＡ１２〜１５の値
が小さいほどシフトダウン址が大きくなる。エンベロー
１パワーデータＥＡ１２へ−１５をＰとすると、このシ
フト回路８０では２ｐ−ｉｅの演算を行っていることに
なり、上記補間波形データをＲ，とすると、このシフト
回路８０の出力は２Ｐ−１６＼（１＋Ｍ／２９）ＸＲと
なる。この場合かっこ内の１は省略してもよく、そうす
ると乗算回路７０の８１１１１１の「９」端子入力は「
０」となる。

このデータシフ１−ダウンにより、エンベロープレベル
が低いほどシフトダウンの割合か大きいので、エンベロ
ープ波形は、第３３図に示すように、デイケイ、リリー
ス等の減衰部分がイクスポーネンシャルな特性となり、
自然界に存在する音にさらに近付けることができる。

く系列累算回路９０〉 第３４図は系列累算回路９０を示すもので、上記シフｌ
−回路８０からの楽音データＳＴＯ〜１５は、イクスク
ルシブオアゲート群９００を介して、波形データかマイ
ナス値であることを示す波形折返し信号Ｆ　Ｄ　ｔＪか
「１」のときに、プラスマイナス反転される。この反転
１灸の楽音データＧＡＯ〜１５は、アダー９０１で、そ
れまでの各系列ごとの累Ｘ　＊　ＨデータＧＣＯ〜１５
に累算され、セレクタ９０６のＡ側に与えられる。上記
アダー９０１のＣ１ｎ端子には、上記波形折返し信号Ｆ
ＤＵが与えられ、波形データがマイナス値のとき＋１の
補正がなされる。

セレクタ９０６のＢ側には、Ａ側の累算楽音データＧＣ
の最上位ビｙｈＧｃ１５と各ピントか同じ値となる１５
ビツトのデータと、アダー９０１での累算前の楽音デー
タＧＡの最上位と１トＧＡ１５が最上位ピントとして与
えられ、オーバーフロ゛−シたときにはプラスの最大値
「０１１・・・１」、アンダーフローしたときにはマイ
ナスの最大値「１００・・・０」が、このセレクタ９０
６のＢｆｌｌｌより入力され、新たな累算楽音データＧ
Ｃとして出力される。この場合の最上位ビットのｒＱ、
ｒｌ。

は符号ビットである。

このオーバーフロー、アンダーフローの検出は以下のよ
うにして行われる。すなわち、まず楽音データＧＡの最
上位ビットＧＡ１５と、それまでの累算楽音データＧＣ
の最上位ビットＧＣ１，５とは、イクスクルシブオアゲ
ート９０２を介しインバータ９０３より出力され、両デ
ータの一致、すなわち「００」で一致するときは加算中
、「１１」で一致するときは減算中であることが検出さ
れ、この結果、アンドゲート９０５は開成される。

次いで、アダー９０１での累算値の累算楽音デ−タＧＢ
の最上位ビットＧＢ１５と上記楽音データＧＡの最上位
ピントＧＡ１５とは、イクスクルシブオアゲート９０４
に入力され、両データの不一致、すなわち加算中に累算
後の楽音データＱＢのｉｔ位ビットＧＢ１５が「１」と
なってオーバーフローとなったこと、又は減算中に累算
後の楽音データＧＢの最上位ビットＧＢ１５が「０」と
なってアンダーフローとなったことが検出され、この検
出信号は上記アンドゲート９０５を介して、セレクタ９
０６にセレクト信号として与えられ、上述したようにオ
ーバーフロー時にグラスの最大値「０１１・・・１」、
アンダーフロー時にマイナスの最大値［１００・・・Ｏ
ｊが出力される。

こうして、楽音データの累算値ＣＢがオーバーフロー又
はアンダーフローしても楽音信号の振幅レベルを最大振
幅のまま維持でき、特別の判定ピントを設けなくても済
み、データ処理量を少なくすることができる。

セレクタ９０６からの累算楽音データＧＣＯ〜１５は、
ラッチバッフＴ９１０に入力される。このラッチバッフ
ァ９１０は、８個のランチとセ］／クタとほぼ同じ機能
を持つ８＠の３ステートバツフアとよりなり、この８個
のラッチのうち各々「ａ群」　「ｂ群」と名付けられる
４ｍずつのラッチで、楽音データの累算を行うものと、
この累算値を出力するものとが交互に切り換えられる。

ラッチバッファ９１０が４個ずつあるのは、Ｉ）−Ａ変
換器１００、サウンドシステム１１０に形成される楽音
生成系が４系統あるためであり、この系統ごとに楽音デ
ータが累算出力されていく。

この系統は、例えば第１系統はチャンネルＣＨＯ〜３、
第２系統はチャンネルＣＨ４〜７、第３系統はチャンネ
ルＣＨ８〜１１、第４系統はチャンネルＣＨ１２〜１５
が割り当てられ、各チャンネルの楽音データが各系列ご
とに累算される。

この系列を決めるのが、上述したアサイメントメモリ回
路３２からの系列データＧＲＯ１１であり、デコーダ９
０７は、この系列データＧＲＯ２１とクロｌり信号ＣＫ
８とをクロック信号ＣＫ３のタイミングで取り込んでデ
コードし、ラッチバッファ９１０の中の累算値を書き込
むラッチを順次選択する。これは、第３５図の例であれ
ば、（２）に示すように、各チャンネルＣＨＯ５１・・
・１５についての系列ＧＲ＊ｂ、ＧＲ＊ａで示すタイミ
ングで行われる。ここで章は上述した各チャンネルに対
応した系列の番号０〜３である。

またこの系列データＧＲ，Ｏ５１は、セレクタ９０８を
介して、デコーダ９０９に与えられ、デコーダ９０９は
、この系列データＧＲＯ１１とクロック信号ＣＫ８とを
クロック信号ＣＫ３のタイミングで取り込んでデコード
し、３ステートバツフアをコントロールして、ラッチバ
ッファ９１０の中の累算途中のデータを読み出すラッチ
を順次選択する。これは、第３５図の例であれば、（３
）に示すように、系列ＧＲＯａ、ＧＲＩ　ａ、ＧＲ２ａ
・・・で示すタイミングである。これに対し、クロック
信号らセレクタ９０８を介して、デコーダ９０９に与え
られ、デコーダ９０９は、このクロック信号とクロ・Ｙ
７信号ＣＫ８とをクロック信号ＣＫ３のタイミングで取
り込んでデコードし、３ステートバツフアをコントロー
ルして、ラッチバッファ９１０の中の累算値を読み出す
ラッチをＩｌｉ次選択する。これは、第３５図の例であ
れば、（３）に示すように、各チャンネルＣＨＯ５１・
・・１５にライての系列ＧＲＯａ、ＧＲ１ａ、ＧＲ２ａ
−で示すタイミングである。これにより、第３５図（２
＞（３＞に示す、ラッチへの書き込みタイミングと、ラ
ッチからの読み出しタイミングとが一致するラッチで累
算が行われ、これ以外のラッチで累Ｘ楽音データの読み
出しが行われる。

ラッチバッファ９１０からの楽音データＧＣは、ランチ
９１１を介してＤ−Ａ変換器１００に出力される。この
ラッチ９１１へのラッチは、上記第３５図（３）の系列
ＧＲＯａ、ＧＲ１ａ、ＧＲ２ａ・・・で示すタイミング
と同じタイミングで行われ、第３５図（５）に示すよう
に、各系列ごとの楽音データがａ群のラッチ、ｂ群のラ
ッチで交互に出力されていく、なお、第３５図（４）に
示すようなワンショットが、システムクロック発生器１
０よりラッチバッファ９１０に与えられ、ａ群のうソチ
と））群のラッチとが交互にリセットされる。

また、ランチ９１１はキーアサイナ回路３０からのＤ−
Ａチー１−信号によってリセットされる。

本発明は上記実施例に限定されず、本発明の５旨を逸脱
しない範囲で種々変更可能である６例えば、波形のスタ
ー１へ又はエンドを制御する周期は、全チャンネル分の
周期と胃なる周期であっても良く、シンアラ１〜（エン
ベロープ累算値ＥＡの取り込みランチの間引き）のタイ
ミングは、上述の４回に１回、１６回に１回、６４回に
１回以タトのタイミングでもよい。

″Ｌ発明の効県〕 以１−．詳述！−たよう本発明は、高速の繰返周期で上
記波形のスター１〜又はエンドを制御しつつ、この制御
周期より遅い周期で、上記波形生成手段の波形生成を行
わせたから、波形生成周期をそれだけ長くすることがで
き、それだけ１回の波形生成スｔノブでアップする幅を
大きくすることができ、この語基、波形の量子化レベル
を大きくする、二とができて、波形生成に割り当てるデ
ータのピント数を少なくできるほか、波形のスタート又
はエンドを制御する周期は、そのまま変化ないから楽音
の発音開始や放音終了等の処理が実際の操作から遅れて
しまうことがなくなる等の効果を奏する。

【図面の簡単な説明】

第１図は本発明の全体回路図であり、第２図は第１図及
び第４図の各部におけるタイムチャー１・図であり、第
３図はＲＯＭ２０の記憶内容を示す図であり、第４図は
キーアサイナ同１１８３０の回路図であり、第５図はＣ
ＰＵ３００のアドレスデータとＲＯＭ２０のアドレスデ
ータの対応関係を示す図であり、第６図はアサイメント
メモリ３２０の記憶内容を示す図であり、第７図は周波
数ナンバ累算器４０の回路図であり、第８図は波形デー
タの＝たみ出し状態を示す図であり、第９図は周波数ナ
ンバ累算値ＦＡ内容を示す図で１＞す、第１０図は波形
データ伸長補間回路５０の回路図であり、第１１図は波
形データの半波長分のサンプル値と読み出しタイミング
との対応関係を示す図であり、第１２図は波形データの
サンプル値と補間値を示゛４−図であり、第１３図は波
形データＲ，Ｄの内容を示す図で、ｆ′）す、第１４図
は波形データの差分データＲＤＯ〜５を沖長し、た内容
を示す図で１ｐンリ、第１５図は差分マンティンサデー
タＲＤから変換差分マンティソサデータＲＧへの変換内
容を示す図て夕）す、第１６図は周波数ナンバ累算値の
小数部分の上位とソトＦ　Ａ　９〜１１と差分データの
滑車データＩＭＯ−２と波形データのサンプル値の補間
内容との関係を示す図であり、第１７図はエンベロープ
発生器６０の回路図であり、第１８図はエンベロープス
ピードデータ伸長回路６００の回路図であり、第１９図
はシフト係数制御回路６１０の回路図であり、第２０図
はフェーズ制御回路６３０の回路図で！）す、第２１図
はシンアクｌ−回路６２０の回路図であり、第２２図は
伸長したエンベロープスピードデータＥＳＥの内容を示
す図で・あり、第２３図はアタンク時におけるエンベロ
ープ累３ＨＭＥＡのエンベロープパワーデータＥＡ１２
〜１５と伸長エンベロープスピードデータＥＳＥ　（Ｓ
Ｓ）との関係を示す図であり、第２４図はエンベＸフー
プ累算値ＥＡの内容を示す図であり、第２５図はエンベ
ロープ累算値ＥＡに応じたエンベロープ波形？示す図で
あり、第２６図はエンベロープフェーズを示す図でりす
、第２７図はランチ群６５２に記憶されるフェーズｌｌ
？ｔＰ　Ｈを示す図であり、第２８図はフェーズ制御回
路６３０におけるフェース値の変換内容を示す図であり
、第２９図はシンアウト回路６２０の各部のタイムチャ
ート図であり、第３０図はシンアウト（ランチ群６５０
へのランチの間引き）によるエンベロープ累算値ＥＡの
累算タイミングを示す図で！）す、第３１図は乗算回路
７０の回路図であり、第３２図はシフト回ｉｓｏの回路
図であり、第３３図はシフｌ−回路８０によるエンベロ
ープ波形の修正内容を示す図で！）す、第３４図は系列
累算回路９０の回路図であり、第３５図は系列累算回路
９０の各部のタイムチャー１〜図で！）る。 ２０・・・ＲＯＭ、３０・・・キーアサイナ回路、３１
・・ＲＯＭアドレス制御回路、３２・・・アサイメント
メモリ回路、４０・・・周波数ナンバ累Ｘ器、５０・・
・波形データ伸長補間回路、６０・・・エンベロープ発
生器、７０・・・乗算回路、８０・・・シフト回路、９
０・・系列累算回路、３００・・・ＣＰＵ、３２０・・
・アサイメントメモリ、６００・・・エンベロープスピ
ードデータ伸長回路、６１０・・・シフト係数制御回路
、６２０・・・シンアウト回路、６３０・・・フェーズ
制御回路。

Claims (1)

1. 【特許請求の範囲】 １、波形生成のために特定の速度データを記憶する記憶
   手段と、 この記憶手段から読み出した速度データに基づいて波形
   を生成する波形生成手段と、 高速の周期で上記波形のスタート又はエンドを制御する
   制御手段と、 この制御手段の制御周期より遅い周期で、上記波形生成
   手段の波形生成を行わせる波形生成制御手段とを備えた
   ことを特徴とする波形生成方式。 ２、上記制御手段は、複数の楽音にチャンネルを割り当
   てる周期で制御する手段であることを特徴する請求項１
   記載の波形生成方式。 ３、上記波形生成制御手段は、複数の楽音にチャンネル
   を割り当てる周期の整数倍周期で制御する手段であるこ
   とを特徴する請求項２記載の波形生成方式。