JPH0212456A - 相関器 - Google Patents
相関器Info
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- JPH0212456A JPH0212456A JP63160954A JP16095488A JPH0212456A JP H0212456 A JPH0212456 A JP H0212456A JP 63160954 A JP63160954 A JP 63160954A JP 16095488 A JP16095488 A JP 16095488A JP H0212456 A JPH0212456 A JP H0212456A
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- 238000004364 calculation method Methods 0.000 abstract description 11
- 230000002596 correlated effect Effects 0.000 abstract 2
- 238000004891 communication Methods 0.000 description 6
- 238000005314 correlation function Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010183 spectrum analysis Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル相関器、特にスペクトル拡散通信
方式などに用いられる相関器に関する。
方式などに用いられる相関器に関する。
相関関数は、確率現象の解析、スペクトル分析等におい
て、広く計測の対象となっている。またスペクトル拡散
通信方式のように、ＰＮ符号を利用するデータ伝送でも
、そのデータ復調・同期捕捉の場合に受信信号と受信機
内蔵のＰＮ符号との相関をとる。従来相関をとるための
相関器は、乗算器で２信号の乗算をとり、低域フィルタ
をとおすようにして、主としてアナログ的な方法によっ
ていた。
て、広く計測の対象となっている。またスペクトル拡散
通信方式のように、ＰＮ符号を利用するデータ伝送でも
、そのデータ復調・同期捕捉の場合に受信信号と受信機
内蔵のＰＮ符号との相関をとる。従来相関をとるための
相関器は、乗算器で２信号の乗算をとり、低域フィルタ
をとおすようにして、主としてアナログ的な方法によっ
ていた。
相関関数は、定義からすれば、無限の時間間隔で計測さ
れるものであるが、計測の応用では一定時間内に限定し
て計算する。ＰＮ符号を利用するＳＳ通信方式（スペク
トル拡散通信方式）では、その−周期にわたる信号につ
いて計算する。ＳＳ通信方式で、受信機が同期捕捉・追
尾するために、相関をとる場合には、ＰＮ符号の一周期
を受信して、始めて相関関数のうちの一点が得られるの
で、どうしても応答が遅くなる。
れるものであるが、計測の応用では一定時間内に限定し
て計算する。ＰＮ符号を利用するＳＳ通信方式（スペク
トル拡散通信方式）では、その−周期にわたる信号につ
いて計算する。ＳＳ通信方式で、受信機が同期捕捉・追
尾するために、相関をとる場合には、ＰＮ符号の一周期
を受信して、始めて相関関数のうちの一点が得られるの
で、どうしても応答が遅くなる。
なお、相関関数を計測するとき、アナログ手段でなく、
ディジタル手段で行なう場合、信号値をコンパレータに
よって２値化して、“１”、“０”のビット系列で計測
する。このとき、２倍号のビットパターンの相関は、精
度を高めるために、時間を細かくして、この各時間につ
いて両信号がともに同一（“１”と“１”、または０”
と“０”）レベルになる回数から異なるレベルになる回
数を減算することによって求められる。
ディジタル手段で行なう場合、信号値をコンパレータに
よって２値化して、“１”、“０”のビット系列で計測
する。このとき、２倍号のビットパターンの相関は、精
度を高めるために、時間を細かくして、この各時間につ
いて両信号がともに同一（“１”と“１”、または０”
と“０”）レベルになる回数から異なるレベルになる回
数を減算することによって求められる。
上記の時間を細かくする程、相関器の規模が大になり、
また、したがって、位相遅れが著しくなるという精度の
向上と矛盾する関係がある。
また、したがって、位相遅れが著しくなるという精度の
向上と矛盾する関係がある。
本発明の目的は、上記の欠点を除去し、相関器として測
定精度の向上が、規模の拡大、位相遅れが少ないという
条件で、実現できる相関器を提供することにある。
定精度の向上が、規模の拡大、位相遅れが少ないという
条件で、実現できる相関器を提供することにある。
本発明の相関器は、１つのシリアルピッドパクンを保持
し、各段のビットを出力するレジスタ部と、前記レジス
タ部の各段の出力ビットと、シリアルビットパターンか
らなり順次入力される入力信号とについて各ビット段ご
との相関計測を行なう複数個の相関計測回路からなる相
関部と、前記相関部の各段の相関計測回路の計測値を加
算して相関出力として出力する加算部とからなる。そし
て前記相関計測回路は、ビットクロックの周波数ｆのｍ
倍の周波数ｍ「のクロックで動作するｍ段のシフトレジ
スタと、前記周波数ｍｆのクロックをカウントするカウ
ンタとを有し、該カウンタは相関計測回路の入力値がそ
の出力値と異なるときのみ動作するとともに、前記レジ
スタ部の出カビノドと、相関計測回路の入力ビットとの
一致または不一致によって、アップまたはダウンカウン
タとして動作する。
し、各段のビットを出力するレジスタ部と、前記レジス
タ部の各段の出力ビットと、シリアルビットパターンか
らなり順次入力される入力信号とについて各ビット段ご
との相関計測を行なう複数個の相関計測回路からなる相
関部と、前記相関部の各段の相関計測回路の計測値を加
算して相関出力として出力する加算部とからなる。そし
て前記相関計測回路は、ビットクロックの周波数ｆのｍ
倍の周波数ｍ「のクロックで動作するｍ段のシフトレジ
スタと、前記周波数ｍｆのクロックをカウントするカウ
ンタとを有し、該カウンタは相関計測回路の入力値がそ
の出力値と異なるときのみ動作するとともに、前記レジ
スタ部の出カビノドと、相関計測回路の入力ビットとの
一致または不一致によって、アップまたはダウンカウン
タとして動作する。
いま、周期がｎビットの受信信号について相関をとる場
合に、１ビット内で細かくたとえばｍ−８として８個の
時点で相関計測を行ないその計測値を加算するとすれば
、従来の場合、隣り合う各２時点間の、第１次加算のた
めに４ｎ個の加算器、そして加算器間の加算を行なうた
めの第２次の加算器が２ｎ個、同様に第３次の加算器は
ｎ個、というようにして、加算器の規模が大きい。本発
明では、各相関計測回路内の計算はカウンタにより、加
算器は使用せず、加算器としては各ビット間の第１次加
算器（ｎ／２：割りきれるものとする）。
合に、１ビット内で細かくたとえばｍ−８として８個の
時点で相関計測を行ないその計測値を加算するとすれば
、従来の場合、隣り合う各２時点間の、第１次加算のた
めに４ｎ個の加算器、そして加算器間の加算を行なうた
めの第２次の加算器が２ｎ個、同様に第３次の加算器は
ｎ個、というようにして、加算器の規模が大きい。本発
明では、各相関計測回路内の計算はカウンタにより、加
算器は使用せず、加算器としては各ビット間の第１次加
算器（ｎ／２：割りきれるものとする）。
第２次加算器ｎ／４．・・−と従来例より格段と加算器
は数が少なくてすむ。また加算器の段数が少なくなるの
で、位相遅れが少ない。
は数が少なくてすむ。また加算器の段数が少なくなるの
で、位相遅れが少ない。
このように各ビットについて並行的にディジタル的にビ
ット相関をとり、しかも各ビットの相関値の和を遅れが
少なく出力するので、時々刻々相関値をうろことができ
る。
ット相関をとり、しかも各ビットの相関値の和を遅れが
少なく出力するので、時々刻々相関値をうろことができ
る。
以下、図面を参照して、本発明の一実施例につき説明す
る。
る。
この実施例は、ＰＮ符号を用いるＳＳ通信方式の相関器
であり、また説明を簡略化するため、符号周期は７ビッ
トとする。第１図が回路ブロック図で、１がレジスタ部
、２が相関部、３が加算部である。相関部２は７個の相
関計測回路２１〜２７が直列に接続して構成しである。
であり、また説明を簡略化するため、符号周期は７ビッ
トとする。第１図が回路ブロック図で、１がレジスタ部
、２が相関部、３が加算部である。相関部２は７個の相
関計測回路２１〜２７が直列に接続して構成しである。
相関計測回路２１〜２７は同一構成で、その構成は、相
関計測回路２０として第２図に示すように、８段のシフ
トレジスタ２０１．カウンタ２０２、Ｘ−ＯＲ回路２０
３，２０４よりなる。相関計測回路２０はクロックＣＫ
１として、入力信号のピットクロックの８倍の周波数で
動作する。入力信号Ｄｉとレジスタ部１の出力Ｍとが入
力しＥＸ−ＯＲをとるＸ−ＯＲ回路２０３によって、カ
ウンタ２０２は、アップもしくはダウンカウントに切替
わる。また、シフトレジスタ２０１の入力Ｄｉと出力Ｄ
ＯとのＥＸ−ＯＲをとるＸ−ＯＲ回路２０４は、その出
力によってカウンタ２０２の動作もしくは不動作を制御
する。加算部３は、相関部２の各段を順次、加算して行
くので、第１次加算に３１〜３３．第２次加算に３４〜
３５．第３次加算に３６のフルアダーから構成される。
関計測回路２０として第２図に示すように、８段のシフ
トレジスタ２０１．カウンタ２０２、Ｘ−ＯＲ回路２０
３，２０４よりなる。相関計測回路２０はクロックＣＫ
１として、入力信号のピットクロックの８倍の周波数で
動作する。入力信号Ｄｉとレジスタ部１の出力Ｍとが入
力しＥＸ−ＯＲをとるＸ−ＯＲ回路２０３によって、カ
ウンタ２０２は、アップもしくはダウンカウントに切替
わる。また、シフトレジスタ２０１の入力Ｄｉと出力Ｄ
ＯとのＥＸ−ＯＲをとるＸ−ＯＲ回路２０４は、その出
力によってカウンタ２０２の動作もしくは不動作を制御
する。加算部３は、相関部２の各段を順次、加算して行
くので、第１次加算に３１〜３３．第２次加算に３４〜
３５．第３次加算に３６のフルアダーから構成される。
従来のアナログ相関計算を単にディジタル相関計算にす
る場合には、この例では、７Ｘ８＝５６のＸ−０Ｒ回路
と、２８個の第１次加算器、１４個の第２次加算器等が
必要で全体として５５個の加算器、６段の加算になる。
る場合には、この例では、７Ｘ８＝５６のＸ−０Ｒ回路
と、２８個の第１次加算器、１４個の第２次加算器等が
必要で全体として５５個の加算器、６段の加算になる。
これに対し、本実施例では加算器として図示のように６
個、３段の加算でよい。
個、３段の加算でよい。
以下、本発明の回路の動作につき詳しく説明する。第３
図が概略の全動作を示すタイムチャートである。入力信
号ＲＸ−ＩＮは７ビットの周期をもつＭ系列符号である
。先ず、最初に受信機の内蔵するＭ系列信号ＭＳＥＱを
、周波数ｆのクロックＣＫ２により、レジスタ部１に導
入し、保持しておく。次に、クロックＣＫ２の８倍の周
波数８ｆのクロックＣＫＩを入力し、リセット（正）信
号を“１”にして入力信号ＲＸ−ＩＮとレジスタ部１の
各段出力Ｍ１〜Ｍ７との相関をとる相関部２を動作させ
る。相関出力が、加算部３のフルアダー３６の出力Ｃ０
ＲＰとして出力される。
図が概略の全動作を示すタイムチャートである。入力信
号ＲＸ−ＩＮは７ビットの周期をもつＭ系列符号である
。先ず、最初に受信機の内蔵するＭ系列信号ＭＳＥＱを
、周波数ｆのクロックＣＫ２により、レジスタ部１に導
入し、保持しておく。次に、クロックＣＫ２の８倍の周
波数８ｆのクロックＣＫＩを入力し、リセット（正）信
号を“１”にして入力信号ＲＸ−ＩＮとレジスタ部１の
各段出力Ｍ１〜Ｍ７との相関をとる相関部２を動作させ
る。相関出力が、加算部３のフルアダー３６の出力Ｃ０
ＲＰとして出力される。
相関計算は、各相関計測回路２１〜２７の出力値を総計
して得られるが、このビット相関計算を第４図の動作タ
イムチャートに示す。第５図はこの回路の真理値表であ
る。この真理値表よりわかるように、Ｘ−０Ｒ回路２０
４の出力すは入力Ｄｉと出力ＤＯとが異なるときに“１
″となり、カウンタ２０２はカウント動作する。
して得られるが、このビット相関計算を第４図の動作タ
イムチャートに示す。第５図はこの回路の真理値表であ
る。この真理値表よりわかるように、Ｘ−０Ｒ回路２０
４の出力すは入力Ｄｉと出力ＤＯとが異なるときに“１
″となり、カウンタ２０２はカウント動作する。
そして入力Ｄｉがレジスタ部２の出力信号Ｍと同一なら
ば（“１″と“ｌ”、１０′と“０”）、Ｘ−０Ｒ回路
２０３の出力ａは０”で、このときカウンタ２０２は、
アップカウントになり、カウント１を加算し、逆に異な
れば（“１”と“′０”）、出力ａは“１”でダウンカ
ウントになり減算する。このようにして、シフトレジス
タ２０１にストアされているパターンについて信号Ｍと
の相関計測をカウンタ２０２が行なう。なお入力Ｄｉと
出力Ｄｏとが同一のとき、カウンタ２０２を動作させな
いのは、出力Ｄｏがシフトレジスタ２０１より外に出て
、同一の入力Ｄｉが入ってくるので、パターンとして信
号Ｍとの相関値が変わらないから、カウントしないよう
にするためである。
ば（“１″と“ｌ”、１０′と“０”）、Ｘ−０Ｒ回路
２０３の出力ａは０”で、このときカウンタ２０２は、
アップカウントになり、カウント１を加算し、逆に異な
れば（“１”と“′０”）、出力ａは“１”でダウンカ
ウントになり減算する。このようにして、シフトレジス
タ２０１にストアされているパターンについて信号Ｍと
の相関計測をカウンタ２０２が行なう。なお入力Ｄｉと
出力Ｄｏとが同一のとき、カウンタ２０２を動作させな
いのは、出力Ｄｏがシフトレジスタ２０１より外に出て
、同一の入力Ｄｉが入ってくるので、パターンとして信
号Ｍとの相関値が変わらないから、カウントしないよう
にするためである。
リセット状Ｂ（Ｒが“０゛）のときには、シフトレジス
タ２０１がクリアされ、カンウタ２０２は信号線２０５
を介し信号Ｍによって初期設定がなされる。信号Ｍが“
ｌ”ならばカウント値を零とし、信号Ｍが“０”ならば
８としておく。
タ２０１がクリアされ、カンウタ２０２は信号線２０５
を介し信号Ｍによって初期設定がなされる。信号Ｍが“
ｌ”ならばカウント値を零とし、信号Ｍが“０”ならば
８としておく。
したがって、第４図のタイムチャートに示すように、リ
セット信号Ｒが“１”となって動作を開始してから、Ｃ
Ｏは１，２，３．４と増加、再び３と減少するなどして
、レジスタ部１にレジストされているビットパターンと
入力信号のビットパターンとについて相関計算値を連続
的に出力する。
セット信号Ｒが“１”となって動作を開始してから、Ｃ
Ｏは１，２，３．４と増加、再び３と減少するなどして
、レジスタ部１にレジストされているビットパターンと
入力信号のビットパターンとについて相関計算値を連続
的に出力する。
すべての相関計測回路２１〜２７が各ビット対応に出力
しているので、加算部３は連続的にビットパターンの相
関出力に相当する数値Ｃ０ＲＲを出力することになる。
しているので、加算部３は連続的にビットパターンの相
関出力に相当する数値Ｃ０ＲＲを出力することになる。
以上、説明したように、本発明ではビットバタン間の相
関を全ビットについて並行してディジタル的に相関をと
るので、従来のアナログ相関方式よりはるかに、早（相
関がとれる。さらにクロック数をｍ倍にして各ビットの
ｌ／ｍの時点ごとに相関計算を行ない、相関計算の積和
を全ビットについて行なうことで精度を高めている。こ
のとき各ビット内の相関は加算器でなく、カウンタを利
用して、相関がある場合にはアップカウントし、相関が
ない場合にはダウンカウントすることで相関計算を行な
うことにして加算器の数を減少し、また加算器の段数が
減少することで位相遅れが少なくかつ規模の小さい相関
器をうろことができる。
関を全ビットについて並行してディジタル的に相関をと
るので、従来のアナログ相関方式よりはるかに、早（相
関がとれる。さらにクロック数をｍ倍にして各ビットの
ｌ／ｍの時点ごとに相関計算を行ない、相関計算の積和
を全ビットについて行なうことで精度を高めている。こ
のとき各ビット内の相関は加算器でなく、カウンタを利
用して、相関がある場合にはアップカウントし、相関が
ない場合にはダウンカウントすることで相関計算を行な
うことにして加算器の数を減少し、また加算器の段数が
減少することで位相遅れが少なくかつ規模の小さい相関
器をうろことができる。
図面は本発明の実施例に係り、第１図は全体の回路ブロ
ック図、第２図は相関部の単位になる相関計測回路の回
路ブロック図、第３図は回路の動作タイムチャート、第
４図は相関計測回路の動作タイムチャート、第５図は相
関計測回路の真理値表である。 １− レジスタ部、 ２・・・相関部、３−・・加算部
、 ２０．２１〜２７−相関計測回路、 ２０１−・・シフトレジスタ、 ２０２・−・カウン
タ、２０３．２０４−・・Ｘ−０Ｒ回路。
ック図、第２図は相関部の単位になる相関計測回路の回
路ブロック図、第３図は回路の動作タイムチャート、第
４図は相関計測回路の動作タイムチャート、第５図は相
関計測回路の真理値表である。 １− レジスタ部、 ２・・・相関部、３−・・加算部
、 ２０．２１〜２７−相関計測回路、 ２０１−・・シフトレジスタ、 ２０２・−・カウン
タ、２０３．２０４−・・Ｘ−０Ｒ回路。
Claims (1)
- 【特許請求の範囲】 １つのシリアルビットパターンを保持し、各段のビット
を出力するレジスタ部と、前記レジスタ部の各段の出力
ビットと、シリアルビットパターンからなり順次入力さ
れる入力信号とについて各ビット段ごとの相関計測を行
なう複数個の相関計測回路からなる相関部と、前記相関
部の各段の相関計測回路の計測値を加算して相関出力と
して出力する加算部とからなり、 前記相関計測回路は、ビットクロックの周波数ｆのｍ倍
の周波数ｍｆのクロックで動作するｍ段のシフトレジス
タと、前記周波数ｍｆのクロックをカウントするカウン
タとを有し、該カウンタは相関計測回路の入力値がその
出力値と異なるときのみ動作するとともに、前記レジス
タ部の出力ビットと、相関計測回路の入力ビットとの一
致または不一致によって、アップまたはダウンカウンタ
として動作することを特徴とする相関器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160954A JP2571268B2 (ja) | 1988-06-30 | 1988-06-30 | 相関器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160954A JP2571268B2 (ja) | 1988-06-30 | 1988-06-30 | 相関器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212456A true JPH0212456A (ja) | 1990-01-17 |
| JP2571268B2 JP2571268B2 (ja) | 1997-01-16 |
Family
ID=15725788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160954A Expired - Fee Related JP2571268B2 (ja) | 1988-06-30 | 1988-06-30 | 相関器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571268B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0412624U (ja) * | 1990-05-23 | 1992-01-31 |
-
1988
- 1988-06-30 JP JP63160954A patent/JP2571268B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0412624U (ja) * | 1990-05-23 | 1992-01-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2571268B2 (ja) | 1997-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |