JP2571268B2 - 相関器 - Google Patents
相関器Info
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- JP2571268B2 JP2571268B2 JP63160954A JP16095488A JP2571268B2 JP 2571268 B2 JP2571268 B2 JP 2571268B2 JP 63160954 A JP63160954 A JP 63160954A JP 16095488 A JP16095488 A JP 16095488A JP 2571268 B2 JP2571268 B2 JP 2571268B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル相関器、特にスペクトル拡散通
信方式などに用いられる相関器に関する。
信方式などに用いられる相関器に関する。
相関関数は、確率現象の解析、スペクトル分析等にお
いて、広く計測の対象となっている。またスペクトル拡
散通信方式のように、PN符号を利用するデータ伝送で
も、そのデータ復調・同期捕捉の場合に受信信号と受信
機内蔵のPN符号との相関をとる。従来相関をとるための
相関器は、乗算器で２信号の乗算をとり、低域フィルタ
をとおすようにして、主としてアナログ的な方法によっ
ていた。
いて、広く計測の対象となっている。またスペクトル拡
散通信方式のように、PN符号を利用するデータ伝送で
も、そのデータ復調・同期捕捉の場合に受信信号と受信
機内蔵のPN符号との相関をとる。従来相関をとるための
相関器は、乗算器で２信号の乗算をとり、低域フィルタ
をとおすようにして、主としてアナログ的な方法によっ
ていた。
〔発明が解決しようとする課題〕 相関関数は、定義からすれば、無限の時間間隔で計測
されるものであるが、計測の応用では一定時間内に限定
して計算する。PN符号を利用するSS通信方式（スペクト
ル拡散通信方式）では、その一周期にわたる信号につい
て計算する。SS通信方式で、受信機が同期捕捉・追尾す
るために、相関をとる場合には、PN符号の一周期を受信
して、始めて相関関係のうちの一点が得られるので、ど
うしても応答が遅くなる。
されるものであるが、計測の応用では一定時間内に限定
して計算する。PN符号を利用するSS通信方式（スペクト
ル拡散通信方式）では、その一周期にわたる信号につい
て計算する。SS通信方式で、受信機が同期捕捉・追尾す
るために、相関をとる場合には、PN符号の一周期を受信
して、始めて相関関係のうちの一点が得られるので、ど
うしても応答が遅くなる。
なお、相関関数を計測するとき、アナログ手段でな
く、ディジタル手段で行なう場合、信号値をコンパレー
タによって２値化して、“1",“0"のビット系列で計測
する。このとき、２信号のビットパターンの相関は、精
度を高めるために、時間を細かくして、この各時間につ
いて両信号がともに同一（“1"と“1",または“0"と
“0"）レベルになる回数から異なるレベルになる回数を
減算することによって求められる。
く、ディジタル手段で行なう場合、信号値をコンパレー
タによって２値化して、“1",“0"のビット系列で計測
する。このとき、２信号のビットパターンの相関は、精
度を高めるために、時間を細かくして、この各時間につ
いて両信号がともに同一（“1"と“1",または“0"と
“0"）レベルになる回数から異なるレベルになる回数を
減算することによって求められる。
上記の時間を細かくする程、相関器の規模が大きくな
り、また、したがって、位相遅れが著しくなるという精
度の向上と矛盾する関係がある。
り、また、したがって、位相遅れが著しくなるという精
度の向上と矛盾する関係がある。
本発明の目的は、上記の欠点を除去し、相関器として
測定精度の向上が、規模の拡大、位相遅れが少ないとい
う条件で、実現できる相関器を提供することにある。
測定精度の向上が、規模の拡大、位相遅れが少ないとい
う条件で、実現できる相関器を提供することにある。
本発明の相関器は、１つのシリアルビットパターンを
保持し、各段のビットを出力するレジスタ部と，前記レ
ジスタ部の各段の出力ビットと、シリアルビットパター
ンからなり順次入力される入力信号とについて各ビット
段ごとの相関計測を行なう複数個の相関計測回路からな
る相関部と，前記相関部の各段の相関計測回路の計測値
を加算して相関出力として出力する加算部とからなる。
そして前記相関計測回路は、ビットクロックの周波数ｆ
のｍ倍の周波数mfのクロックで動作するｍ段のシフトレ
ジスタと，前記周波数mfのクロックをカウントするカウ
ンタとを有し、該カウンタは相関計測回路の入力値がそ
の出力値と異なるときのみ動作するとともに、前記レジ
スタ部の出力ビットと、相関計測回路の入力ビットとの
一致または不一致によって、アップまたはダウンカウン
タとして動作する。
保持し、各段のビットを出力するレジスタ部と，前記レ
ジスタ部の各段の出力ビットと、シリアルビットパター
ンからなり順次入力される入力信号とについて各ビット
段ごとの相関計測を行なう複数個の相関計測回路からな
る相関部と，前記相関部の各段の相関計測回路の計測値
を加算して相関出力として出力する加算部とからなる。
そして前記相関計測回路は、ビットクロックの周波数ｆ
のｍ倍の周波数mfのクロックで動作するｍ段のシフトレ
ジスタと，前記周波数mfのクロックをカウントするカウ
ンタとを有し、該カウンタは相関計測回路の入力値がそ
の出力値と異なるときのみ動作するとともに、前記レジ
スタ部の出力ビットと、相関計測回路の入力ビットとの
一致または不一致によって、アップまたはダウンカウン
タとして動作する。
いま、周期がｎビットの受信信号について相関をとる
場合に、１ビット内で細かくたとえばｍ＝８として８個
の時点で相関計測を行ないその計測値を加算するとすれ
ば、従来の場合、隣り合う各２時点間の、第１次加算の
ために4n個の加算器、そして加算器間の加算を行なうた
めの第２次の加算器が2n個、同様に第３次の加算器はｎ
個，というようにして、加算器の規模が大きい。本発明
では、各相関計測回路内の計算はカウンタにより、加算
器は使用せず、加算器としては各ビット間の第１次加算
器（n/2:割りきれるものとする），第２次加算器n/4,…
と従来例より格段と加算器は数が少なくてすむ。また加
算器の段数が少なくなるので、位相遅れが少ない。
場合に、１ビット内で細かくたとえばｍ＝８として８個
の時点で相関計測を行ないその計測値を加算するとすれ
ば、従来の場合、隣り合う各２時点間の、第１次加算の
ために4n個の加算器、そして加算器間の加算を行なうた
めの第２次の加算器が2n個、同様に第３次の加算器はｎ
個，というようにして、加算器の規模が大きい。本発明
では、各相関計測回路内の計算はカウンタにより、加算
器は使用せず、加算器としては各ビット間の第１次加算
器（n/2:割りきれるものとする），第２次加算器n/4,…
と従来例より格段と加算器は数が少なくてすむ。また加
算器の段数が少なくなるので、位相遅れが少ない。
このように各ビットについて並行的にディジタル的に
ビット相関をとり、しかも各ビットの相関値の和を遅れ
が少なく出力するので、時々刻々相関値をうることがで
きる。
ビット相関をとり、しかも各ビットの相関値の和を遅れ
が少なく出力するので、時々刻々相関値をうることがで
きる。
以下、図面を参照して、本発明の一実施例につき説明
する。
する。
この実施例は、PN符号を用いるSS通信方式の相関器で
あり、また説明を簡略化するため、符号周期は７ビット
とする。第１図が回路ブロック図で、１がレジスタ部、
２が相関部、３が加算部である。相関部２は７個の相関
計測回路21〜27が直列に接続して構成してある。
あり、また説明を簡略化するため、符号周期は７ビット
とする。第１図が回路ブロック図で、１がレジスタ部、
２が相関部、３が加算部である。相関部２は７個の相関
計測回路21〜27が直列に接続して構成してある。
相関計測回路21〜27は同一構成で、その構成は、相関
計測回路20として第２図に示すように、８段のシフトレ
ジスタ201,カウンタ202,X−OR回路203,204よりなる。相
関計測回路20はクロックCK1として、入力信号のビット
クロックの８倍の周波数で動作する。入力信号Diとレジ
スタ部１の出力Ｍとが入力しEX−ORをとるＸ−OR回路20
3によって、カウンタ202は、アップもしくはダウンカウ
ントに切替わる。また、シフトレジスタ201の入力Diと
出力D0とのEX−ORをとるＸ−OR回路204は、その出力に
よってカウンタ202の動作もしくは不動作を制御する。
加算部３は、相関部２の各段を順次、加算して行くの
で、第１次加算に31〜33,第２次加算に34〜35,第３次加
算に36のフルアダーから構成される。
計測回路20として第２図に示すように、８段のシフトレ
ジスタ201,カウンタ202,X−OR回路203,204よりなる。相
関計測回路20はクロックCK1として、入力信号のビット
クロックの８倍の周波数で動作する。入力信号Diとレジ
スタ部１の出力Ｍとが入力しEX−ORをとるＸ−OR回路20
3によって、カウンタ202は、アップもしくはダウンカウ
ントに切替わる。また、シフトレジスタ201の入力Diと
出力D0とのEX−ORをとるＸ−OR回路204は、その出力に
よってカウンタ202の動作もしくは不動作を制御する。
加算部３は、相関部２の各段を順次、加算して行くの
で、第１次加算に31〜33,第２次加算に34〜35,第３次加
算に36のフルアダーから構成される。
従来のアナログ相関計算を単にディジタル相関計算に
する場合には、この例では、７×８＝56のＸ−OR回路
と、28個の第１次加算器、14個の第２次加算器等が必要
で全体として55個の加算器、６段の加算になる。これに
対し、本実施例では加算器として図示のように６個、３
段の加算でよい。
する場合には、この例では、７×８＝56のＸ−OR回路
と、28個の第１次加算器、14個の第２次加算器等が必要
で全体として55個の加算器、６段の加算になる。これに
対し、本実施例では加算器として図示のように６個、３
段の加算でよい。
以下、本発明の回路の動作につき詳しく説明する。第
３図が概略の全動作を示すタイムチャートである。入力
信号RX−INは７ビットの周期をもつＭ系列符号である。
先ず、最初に受信機の内蔵するＭ系列信号MSEQを、周波
数ｆのクロックCK2により、レジスタ部１に導入し、保
持しておく。次に、クロックCK2の８倍の周波数8fのク
ロックCK1を入力し、リセット（）信号を“1"にして
入力信号RX−INとレジスタ部１の各段出力M1〜M7との相
関をとる相関部２を動作させる。相関出力が、加算部３
のフルアダー36の出力CORRとして出力される。
３図が概略の全動作を示すタイムチャートである。入力
信号RX−INは７ビットの周期をもつＭ系列符号である。
先ず、最初に受信機の内蔵するＭ系列信号MSEQを、周波
数ｆのクロックCK2により、レジスタ部１に導入し、保
持しておく。次に、クロックCK2の８倍の周波数8fのク
ロックCK1を入力し、リセット（）信号を“1"にして
入力信号RX−INとレジスタ部１の各段出力M1〜M7との相
関をとる相関部２を動作させる。相関出力が、加算部３
のフルアダー36の出力CORRとして出力される。
相関計算は、各相関計測回路21〜27の出力値を総計し
て得られるが、このビット相関計算を第４図の動作タイ
ムチャートに示す。第５図はこの回路の真理値表であ
る。この真理値表よりわかるように、Ｘ−OR回路204の
出力ｂは入力Diと出力D0とが異なるときに“1"となり、
カウンタ202はカウント動作する。
て得られるが、このビット相関計算を第４図の動作タイ
ムチャートに示す。第５図はこの回路の真理値表であ
る。この真理値表よりわかるように、Ｘ−OR回路204の
出力ｂは入力Diと出力D0とが異なるときに“1"となり、
カウンタ202はカウント動作する。
そして入力Diがレジスタ部２の出力信号Ｍと同一なら
ば（“1"と“1",“0"と“0"）、Ｘ−OR回路203の出力ａ
は“0"で、このときカウンタ202は、アップカウントに
なり、カウント１を加算し、逆に異なれば（“1"と
“0"）、出力ａは“1"でダウンカウントになり減算す
る。このようにして、シフトレジスタ201にストアされ
ているパターンについて信号Ｍとの相関計測をカウンタ
202が行なう。なお入力Diと出力D0とが同一のとき、カ
ウンタ202を動作させないのは、出力D0がシフトレジス
タ201より外に出て、同一の入力Diが入ってくるので、
パターンとして信号Ｍとの相関値が変わらないから、カ
ウントしないようにするためである。
ば（“1"と“1",“0"と“0"）、Ｘ−OR回路203の出力ａ
は“0"で、このときカウンタ202は、アップカウントに
なり、カウント１を加算し、逆に異なれば（“1"と
“0"）、出力ａは“1"でダウンカウントになり減算す
る。このようにして、シフトレジスタ201にストアされ
ているパターンについて信号Ｍとの相関計測をカウンタ
202が行なう。なお入力Diと出力D0とが同一のとき、カ
ウンタ202を動作させないのは、出力D0がシフトレジス
タ201より外に出て、同一の入力Diが入ってくるので、
パターンとして信号Ｍとの相関値が変わらないから、カ
ウントしないようにするためである。
リセット状態（が“0"）のときには、シフトレジス
タ201がクリアされ、カウンタ202は信号線205を介し信
号Ｍによって初期設定がなされる。信号Ｍが“1"ならば
カウント値を零とし、信号Ｍが“0"ならば８としてお
く。
タ201がクリアされ、カウンタ202は信号線205を介し信
号Ｍによって初期設定がなされる。信号Ｍが“1"ならば
カウント値を零とし、信号Ｍが“0"ならば８としてお
く。
したがって、第４図のタイムチャートに示すように、
リセット信号が“1"となって動作を開始してから、CO
は1,2,3,4と増加、再び３と減少するなどして、レジス
タ部１にレジストされているビットパターンと入力信号
のビットパターンとについて相関計算値を連続的に出力
する。すべての相関計測回路21〜27が各ビット対応に出
力しているので、加算部３は連続的にビットパターンの
相関出力に相当する数値CORRを出力することになる。
リセット信号が“1"となって動作を開始してから、CO
は1,2,3,4と増加、再び３と減少するなどして、レジス
タ部１にレジストされているビットパターンと入力信号
のビットパターンとについて相関計算値を連続的に出力
する。すべての相関計測回路21〜27が各ビット対応に出
力しているので、加算部３は連続的にビットパターンの
相関出力に相当する数値CORRを出力することになる。
〔発明の効果〕 以上、説明したように、本発明ではビットパターン間
の相関を全ビットについて並行してディジタル的に相関
をとるので、従来のアナログ相関方式よりはるかに、早
く相関がとれる。さらにクロック数をｍ倍にして各ビッ
トの1/mの時点ごとに相関計算を行ない、相関計算の積
和を全ビットについて行なうことで精度を高めている。
このとき各ビット内の相関は加算器でなく、カウンタを
利用して、相関がある場合にはアップカウントし、相関
がない場合にはダウンカウントすることで相関計算を行
なうことにして加算器の数を減少し、また加算器の段数
が減少することで位相遅れが少なくかつ規模の小さい相
関器をうることができる。
の相関を全ビットについて並行してディジタル的に相関
をとるので、従来のアナログ相関方式よりはるかに、早
く相関がとれる。さらにクロック数をｍ倍にして各ビッ
トの1/mの時点ごとに相関計算を行ない、相関計算の積
和を全ビットについて行なうことで精度を高めている。
このとき各ビット内の相関は加算器でなく、カウンタを
利用して、相関がある場合にはアップカウントし、相関
がない場合にはダウンカウントすることで相関計算を行
なうことにして加算器の数を減少し、また加算器の段数
が減少することで位相遅れが少なくかつ規模の小さい相
関器をうることができる。
図面は本発明の実施例に係り、第１図は全体の回路ブロ
ック図、第２図は相関部の単位になる相関計測回路の回
路ブロック図、第３図は回路の動作タイムチャート、第
４図は相関計測回路の動作タイムチャート、第５図は相
関計測回路の真理値表である。 １……レジスタ部、２……相関部、 ３……加算部、 20,21〜27……相関計測回路、 201……シフトレジスタ、202……カウンタ、 203,204……Ｘ−OR回路。
ック図、第２図は相関部の単位になる相関計測回路の回
路ブロック図、第３図は回路の動作タイムチャート、第
４図は相関計測回路の動作タイムチャート、第５図は相
関計測回路の真理値表である。 １……レジスタ部、２……相関部、 ３……加算部、 20,21〜27……相関計測回路、 201……シフトレジスタ、202……カウンタ、 203,204……Ｘ−OR回路。
Claims (1)
- 【請求項１】１つのシリアルビットパターンを保持し、
各段のビットを出力するレジスタ部と，前記レジスタ部
の各段の出力ビットと、シリアルビットパターンからな
り順次入力される入力信号とについて各ビット段ごとの
相関計測を行なう複数個の相関計測回路からなる相関部
と，前記相関部の各段の相関計測回路の計測値を加算し
て相関出力として出力する加算部とからなり、 前記相関計測回路は、ビットクロックの周波数ｆのｍ倍
の周波数mfのクロックで動作するｍ段のシフトレジスタ
と，前記周波数mfのクロックをカウントするカウンタと
を有し、該カウンタは相関計測回路の入力値がその出力
値と異なるときのみ動作するとともに、前記レジスタ部
の出力ビットと、相関計測回路の入力ビットとの一致ま
たは不一致によって、アップまたはダウンカウンタとし
て動作することを特徴とする相関器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160954A JP2571268B2 (ja) | 1988-06-30 | 1988-06-30 | 相関器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160954A JP2571268B2 (ja) | 1988-06-30 | 1988-06-30 | 相関器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212456A JPH0212456A (ja) | 1990-01-17 |
| JP2571268B2 true JP2571268B2 (ja) | 1997-01-16 |
Family
ID=15725788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160954A Expired - Fee Related JP2571268B2 (ja) | 1988-06-30 | 1988-06-30 | 相関器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571268B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2521149Y2 (ja) * | 1990-05-23 | 1996-12-25 | いすゞ自動車株式会社 | 電気二重層コンデンサ |
-
1988
- 1988-06-30 JP JP63160954A patent/JP2571268B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212456A (ja) | 1990-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |