RU2229158C1 - Вычислитель оценки математического ожидания - Google Patents

Вычислитель оценки математического ожидания Download PDF

Info

Publication number
RU2229158C1
RU2229158C1 RU2002127157/09A RU2002127157A RU2229158C1 RU 2229158 C1 RU2229158 C1 RU 2229158C1 RU 2002127157/09 A RU2002127157/09 A RU 2002127157/09A RU 2002127157 A RU2002127157 A RU 2002127157A RU 2229158 C1 RU2229158 C1 RU 2229158C1
Authority
RU
Russia
Prior art keywords
input
output
adder
adc
information
Prior art date
Application number
RU2002127157/09A
Other languages
English (en)
Other versions
RU2002127157A (ru
Inventor
н Г.Р. Аванес (RU)
Г.Р. Аванесян
Original Assignee
Аванесян Гарри Романович
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Аванесян Гарри Романович filed Critical Аванесян Гарри Романович
Priority to RU2002127157/09A priority Critical patent/RU2229158C1/ru
Application granted granted Critical
Publication of RU2229158C1 publication Critical patent/RU2229158C1/ru
Publication of RU2002127157A publication Critical patent/RU2002127157A/ru

Links

Images

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

Изобретение относится к вычислительной технике и служит для вычисления среднего значения и оценки математического ожидания как детерминированных, так и случайных аналоговых сигналов произвольной формы. Техническим результатом является обеспечение возможности вычисления математического ожидания модуля процесса, а также математического ожидания одновременно положительной и отрицательной составляющей знакопеременного процесса. Для этого вычислитель содержит входной блок, аналого-цифровой преобразователь, два сумматора-накопителя, сумматор, три блока деления и блок управления. 4 ил.

Description

Изобретение относится к специализированным средствам вычислительной техники и служит для вычисления среднего значения и оценки математического ожидания как детерминированных, так и случайных аналоговых сигналов произвольной формы.
Известно устройство, которое может быть использовано как для измерения среднего, так и математического ожидания и содержащее сумматор, три регистра и два элемента сравнения, причем выход первого регистра соединен с первым входом сумматора и первого элемента сравнения, выход “Меньше” которого соединен с входом синхронизации первого регистра, информационный вход которого соединен с информационным входом второго регистра, с вторым входом первого элемента сравнения и первым входом второго элемента сравнения и является информационным входом устройства, выход второго регистра соединен с вторыми входами сумматора, выход “Больше” которого соединен с входом синхронизации второго регистра, выход сумматора соединен с информационным входом третьего регистра, выход которого является выходом устройства, вход разрешения записи первого регистра соединен с входом разрешения записи второго регистра и является тактовым входом устройства, вход синхронизации третьего регистра является входом останова устройства. [А.с. СССР №1336033. Опубл. в БИ, 1987 г., №33].
Недостатком измерителя являются ограниченные функциональные возможности и низкая точность, так как алгоритм измерений, реализуемый этим устройством, основан на вычислении полусуммы максимального и минимального значений из имеющейся выборки заданного объема.
Наиболее близким по технической сущности и достигаемому эффекту к предлагаемому вычислителю является вычислитель оценки математического ожидания, содержащий входной блок, аналого-цифровой преобразователь (АЦП), усреднитель и блок управления, первый, второй и третий управляющие входы которого подключены к управляющим входам соответственно входного блока, АЦП и усреднителя, информационным входом вычислителя является информационный вход входного блока, выход которого соединен с информационным входом АЦП, выход которого соединен с информационным входом усреднителя, выход которого является выходом вычислителя [Мирский Г.Я. Электронные измерения. -М.: Радио и связь, 1986 г., стр. 273, рис.8.2].
Вычислитель-прототип реализует классический дискретный метод, состоящий в оцифровывании аналогового сигнала, алгебраическом суммировании полученных отсчетов и затем делении суммы на количество отсчетов. То есть вычисляется среднее арифметическое, которое при достаточно большом объеме выборки стремится к математическому ожиданию. При этом вычислитель не может быть использован в ряде задач, связанных с обработкой знакопеременных процессов. Известно, что при вычислении математического ожидания многих знакопеременных процессов результат оказывается равным нулю, в то время как процесс оказывает реальное действие, результат которого далеко не нулевой. Типичный пример - белый шум или, например, гармонический сигнал, математическое ожидание которого за период равно нулю. В подобных случаях приходится вычислять либо математическое ожидание модуля процесса, либо, в случае с гармоническими сигналами, математическое ожидание полуволны (полуволн одного знака).
Недостатком прототипа являются ограниченные функциональные возможности.
Технический результат, достигаемый при использовании настоящего изобретения, состоит в расширении функциональных возможностей вычислителя за счет вычисления оценок математического ожидания процесса, математического ожидания модуля процесса, а также математического ожидания одновременно положительной и отрицательной составляющих знакопеременного процесса.
Технический результат достигается тем, что в известный вычислитель оценки математического ожидания, содержащий входной блок, АЦП и блок управления, тактовый выход которого подключен к тактовому входу АЦП, информационный вход которого соединен с выходом входного блока, вход которого является информационным входом вычислителя, согласно изобретению введены два сумматора-накопителя, сумматор и три блока деления, причем выход АЦП подключен одновременно к информационным входам первого и второго сумматоров-накопителей, вход первого блока деления объединен с первым информационным входом сумматора и подключен к выходу первого сумматора-накопителя, вход второго блока деления объединен с вторым информационным входом сумматора и подключен к выходу второго сумматора-накопителя, выходы первого и второго блоков деления являются соответственно первым и вторым информационными выходами вычислителя, третьим информационным выходом которого является выход третьего блока деления, вход которого соединен с выходом сумматора, управляющий и обнуляющий входы блока управления являются соответствующими входами вычислителя.
Сущность изобретения поясняется функциональными схемами.
На фиг.1 приведена функциональная схема вычислителя оценки математического ожидания; на фиг.2 - функциональная схема сумматора-накопителя 3 (фиг.2а) и функциональная схема сумматора-накопителя 4 (фиг.2б); на фиг.3 - функциональная схема блока 9 управления.
Функциональная схема вычислителя (фиг.1) содержит входной блок 1, АЦП 2, сумматоры-накопители 3 и 4, сумматор 5, блоки 6, 7, 8 деления и блок 9 управления. Вход входного блока 1 является информационным входом x(f) вычислителя, выход блока 1 соединен с информационным входом АЦП 2, выход которого подключен одновременно к информационным входам сумматоров-накопителей 3 и 4, вход блока 6 деления объединен с первым информационным входом сумматора 5 и подключен к выходу сумматора-накопителя 3, вход блока 7 деления объединен с вторым информационным входом сумматора 5 и подключен к выходу сумматора-накопителя 4, выходы блока 6 деления и блока 7 деления являются соответственно выходами оценки М(х-) положительной составляющей и оценки М(х+) отрицательной составляющей математического ожидания, выход блока 8 деления является выходом оценки математического ожидания М (х), М (
Figure 00000002
), вход блока 8 деления соединен с выходом сумматора 5, вход управления SGN (signum) которого является входом выбора режима вычислений, управляющим входом СО вычислителя и входом RST обнуления вычислителя являются соответствующие входы блока 9 управления, тактовый вход CLKI которого подключен к тактовому входу АЦП 2, выходы К, Р и N блока 9 являются соответственно выходами значений делителей К, Р и N (коэффициентов 1/К, 1/Р и 1/N).
Функциональная схема сумматора-накопителя 3 положительных значений (фиг.2а) содержит сумматор 10, регистр 11 и элемент 2И 12, выход которого соединен с тактовым входом регистра 11, вход параллельной записи информации которого соединен с выходом сумматора 10, первый вход которого является входом сумматора-накопителя 3, а второй вход соединен с выходом регистра 11, выход которого является еще и выходом сумматора-накопителя 3, первый вход элемента 2И является входом старшего значащего разряда (СЗР) сумматора-накопителя 3, тактовым входом CLK2 которого является второй вход элемента 2И 12, этот же вход является входом сигнала готовности данных.
Функциональная схема сумматора-накопителя 4 отрицательных значений (фиг.26) содержит сумматор 10-1, регистр 11-1, элемент 2И 12-1 и инвертор 13, выход которого соединен с первым входом элемента 2И 12-1, выход которого соединен с тактовым входом регистра 11-1, вход параллельной записи информации которого соединен с выходом сумматора 10-1, первый вход которого является входом сумматора-накопителя 4, а второй вход соединен с выходом регистра 11-1, выход которого является еще и выходом сумматора-накопителя 4, тактовым входом CLK2 которого является второй вход элемента 2И 12-1, а входом СЗР сумматора-накопителя 4 является вход инвертора 13.
Блок управления по фиг.3 содержит триггеры 14, 15, счетчики 16, 17, 18, генератор 19 тактовых импульсов, элемент 2ИЛИ 20, элементы 2И 21, 22, 23, инвертор 24 и элемент 25 задержки, управляющим входом СО блока 9 является S-вход триггера 14, выход которого соединен с D-входом триггера 15, тактовый вход которого объединен с первым входом элемента 2И 21 и подключен к выходу генератора 19, второй вход элемента 2И 21 соединен с выходом триггера 15, обнуляющий вход которого объединен с первым входом элемента 2ИЛИ 20 и подключен к выходу переполнения счетчика 16, суммирующий вход которого соединен с выходом элемента 2И 21, выход элемента 2ИЛИ 20 соединен с R-входом триггера 14, первые входы элементов 2И 22 и 23 объединены и подключены через элемент 25 к выходу элемента 2И 21, выход элемента 2И 22 подключен к суммирующему входу счетчика 17, а выход элемента 2И 22 к суммирующему входу счетчика 18, обнуляющие входы счетчиков 16, 17, 18 и второй вход элемента 2ИЛИ 20 объединены и представляют собой обнуляющий вход блока 9, тактовым выходом CLK1 которого является выход элемента 2И 21, входом СЗР блока 9 управления являются объединенные вход инвертора 24 и второй вход элемента 2И 22, выход инвертора 24 соединен с вторым входом элемента 2И 23, выходы счетчиков 16, 17 и 18 являются выходами соответственно значений К, Р и N блока 9 управления.
Вычислитель (фиг.1) функционирует следующим образом.
Процесс x(t), который может быть как знакопеременным, так и знакопостоянным, поступает через входной блок 1 на вход АЦП 2. Будем далее считать, что исследуемый процесс x(t) знакопеременный. С выхода АЦП 2 оцифрованные значения x(t) в виде двоичного кода поступают одновременно в два канала: в сумматор-накопитель 3 и сумматор-накопитель 4. При этом сумматор накопитель 3 суммирует только положительные значения отсчетов х(t), а сумматор-накопитель 4 только отрицательные. В результате к концу интервала наблюдения, который задается блоком 9 управления и состоит из К отсчетов, в сумматорах-накопителях 3 и 4 соответственно будут накоплены суммы:
Figure 00000003
где xр - положительные отсчеты;
xn - отрицательные отсчеты;
Р - общее число положительных отсчетов;
N - общее число отрицательных отсчетов.
Полученные значения сумм (1) и (2) направляются в сумматор 5, где они могут как складываться, так и вычитаться в зависимости от состояния входа SGN. Допустим, при SGN=1 происходит вычитание. Тогда поступившая на вход блока 8 деления разность
Figure 00000004
будет представлять собой не что иное, как результат суммирования всех К отсчетов с учетом их знака, причем К=Р+N. Следовательно, после деления в блоке 8 на величину К получим оценку математического ожидания М(х) процесса x(t):
Figure 00000005
Положим, далее, что при SGN=0 в сумматоре 5 происходит сложение операндов (1) и (2). На его выходе после сложения получим величину
Figure 00000006
которая представляет собой сумму модулей всех значений процесса x(t) за время наблюдения, так как отрицательная компонента (2) берется с положительным знаком. Несложно понять, что после деления суммы (5) на общее количество отсчетов К будет получена оценка математического ожидания модуля процесса х(t):
Figure 00000007
Учитывая, что к окончанию интервала наблюдения на выходах сумматоров-накопителей 3 и 4 фиксируются суммы положительной составляющей Sp процесса и отрицательной составляющей SN процесса x(t), то после деления их в блоках 6 и 7 соответственно на Р и N получим следующие оценки:
Figure 00000008
где М (x+) представляет собой оценку математического ожидания положительной составляющей процесса x(t), а М (х-) - отрицательной составляющей.
Как видим, описанным выше образом при помощи представленной структуры (фиг.1) можно получить оценки четырех параметров М(х), М(
Figure 00000009
), М(х+) и М(х-). Последние два параметра позволяют в некоторой степени вскрыть структуру случайного процесса, группируя отсчеты по их знаку. Сравнение полученных таким образом математических ожиданий М(х+) и М(х-), например, путем взятия их отношения, может дать информацию о соотношении весов положительной и отрицательной составляющих исследуемого сигнала, что весьма полезно, например, при решении задач, связанных с контролем прохождения случайных сигналов по нелинейным цепям.
Рассмотрим далее аппаратурные особенности выделения знака оцифрованных значений процесса x(t).
При включении АЦП с параллельным выводом данных в биполярном режиме положительные значения отсчетов всегда сопровождаются логическими единицами на СЭР выходной шины, а отрицательные значения - логическим нулем. В сумматорах-накопителях 3 и 4 (фиг.2) информация, снимаемая с СЗР, используется для разрешения их работы. В сумматоре-накопителе положительных значений (фиг.2а) тактирование регистра 11 возможно только при СЗР=1, в сумматоре-накопителе отрицательных значений (фиг.2б), напротив, тактирование регистра 11-1 возможно только при СЗР=0. Таким образом поступающие по единой информационной шине данные в сумматорах-накопителях 3, 4 автоматически дифференцируются по знаку. Тактирование регистров 11 и 11-1 осуществляется тактовыми импульсами CLK2, время появления которых определяется моментами формирования новых кодовых значений на выходе АЦП 2. В зависимости от типа применяемого АЦП возможны два варианта тактирования упомянутых регистров. Если используется АЦП параллельного типа, то в качестве последовательности CLK2 можно использовать сдвинутую во времени на величину, определяемую быстродействием АЦП, последовательность CLK1. Если же в качестве АЦП 2 используется, например, преобразователь последовательных приближений, у которого цикл преобразования происходит за несколько тактов, то управление записью в регистры 11 и 11-1 можно осуществлять импульсами готовности данных, выдаваемых АЦП подобного типа.
Блок 9 управления (фиг.3) служит для отсчета длительности интервала наблюдения и подсчета количества отсчетов в выборках. Работает он следующим образом.
Перед началом работы блок 9 обнуляют подачей на вход RST импульса обнуления, после чего подают запускающий импульс на вход СО. Триггер 15 переходит в связи с указанным и по фронту тактового импульса в состояние логической единицы, разрешая тем самым прохождение тактовых импульсов на выход элемента 2И 21 (на выход CLK1) и через элемент 25 задержки на входы элементов 2И 22 и 23. Таким образом начинается тактирование АЦП 2 и отсчет интервала наблюдения. Длительность интервала наблюдения задается коэффициентом пересчета счетчика 16, по импульсу переполнения которого триггеры 14 и 15 переходят в состояние низкого логического уровня и подача тактовых импульсов CLK1 на тактовый вход АЦП 2 прекращается. В течение всего интервала наблюдения, состоящего из K отсчетов, счетчики 17 и 18 подсчитывают количество положительных Р и отрицательных N отсчетов соответственно. Подсчет ведется по числу единиц и нулей, возникающих на СЭР АЦП 2, а тактирование счетчиков 17 и 18 происходит последовательностью CLK1, задержанной на время, определяемое быстродействием АЦП 2. Так, например, если информация в цифровом коде появляется через время tnp после воздействия фронта тактового импульса, по которому происходит взятие отсчета (выборки), соответствующего этому цифровому коду, то время задержки в элементе 25 должно составлять примерно (1,1-1,3) tnp. Это верно для АЦП параллельного действия. В случае с АЦП последовательного приближения функциональная схема блока 9 несколько изменяется (такой вариант в материалах заявки не представлен), в частности, вместо задержанной последовательности CLK1 следует использовать импульсы готовности данных с выхода АЦП. Кроме этого подсчет общего количества отсчетов К в выборке целесообразно также вести по общему количеству импульсов готовности.
По окончании интервала наблюдения на выходах счетчиков 16, 17 и 18 фиксируются двоичные коды величин К, Р и N соответственно. Полученные значения используются для усреднения результатов наблюдения как делители в блоках 8, 6, 7 деления соответственно. Относительно упомянутых блоков деления отметим, что коэффициент деления блока 8 может быть постоянным, если длительность интервала наблюдения, задаваемая счетчиком 16, предполагается неизменной. Коэффициенты же деления p и n, блоков 6 и 7 должны быть величинами переменными, конкретные значения которых Р=р и N=n, определяются с окончанием интервала наблюдения.
Входной блок 1 в заявляемом вычислителе служит для масштабирования амплитуды процесса путем его ослабления или усиления для того, чтобы он находился в диапазоне входных значений выбранного АЦП. Схемотехнически входной блок может быть выполнен в виде управляемого делителя напряжения, усилителя с регулируемым выходным напряжением или их комбинации.

Claims (1)

  1. Вычислитель оценки математического ожидания, содержащий входной блок, АЦП и блок управления, тактовый выход которого подключен к тактовому входу АЦП, информационный вход которого соединен с выходом входного блока, вход которого является информационным входом вычислителя, отличающийся тем, что введены два сумматора-накопителя, сумматор и три блока деления, при этом блок управления предназначен для отсчета длительности интервала наблюдения и подсчета количества положительных и отрицательных отсчетов, первый сумматор-накопитель предназначен для суммирования значений положительных отсчетов, а второй сумматор-накопитель предназначен для суммирования значений отрицательных отсчетов, выход АЦП подключен одновременно к информационным входам первого и второго сумматоров-накопителей, вход первого блока деления объединен с первым информационным входом сумматора и подключен к выходу первого сумматора-накопителя, вход второго блока деления объединен с вторым информационным входом сумматора и подключен к выходу второго сумматора-накопителя, выходы первого и второго блоков деления являются соответственно первым и вторым информационными выходами вычислителя, третьим информационным выходом которого является выход третьего блока деления, вход которого соединен с выходом сумматора, управляющий и обнуляющий входы блока управления являются соответствующими входами вычислителя, при этом значения количества положительных отсчетов, значения количества отрицательных отсчетов и значения общего количества отсчетов на интервале наблюдения, полученные на выходах блока управления, используются соответственно в качестве делителей в первом, втором и третьем блоках деления, при этом блок управления осуществляет подсчет количества положительных и отрицательных отсчетов по числу единиц и нулей, возникающих на старшем значащем разряде АЦП.
RU2002127157/09A 2002-10-11 2002-10-11 Вычислитель оценки математического ожидания RU2229158C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2002127157/09A RU2229158C1 (ru) 2002-10-11 2002-10-11 Вычислитель оценки математического ожидания

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2002127157/09A RU2229158C1 (ru) 2002-10-11 2002-10-11 Вычислитель оценки математического ожидания

Publications (2)

Publication Number Publication Date
RU2229158C1 true RU2229158C1 (ru) 2004-05-20
RU2002127157A RU2002127157A (ru) 2004-05-20

Family

ID=32679037

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2002127157/09A RU2229158C1 (ru) 2002-10-11 2002-10-11 Вычислитель оценки математического ожидания

Country Status (1)

Country Link
RU (1) RU2229158C1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2761500C1 (ru) * 2021-01-26 2021-12-08 Федеральное государственное бюджетное военное образовательное учреждение высшего образования "Черноморское высшее военно-морское ордена Красной Звезды училище имени П.С. Нахимова" Министерства обороны Российской Федерации Вероятностное устройство вычисления математического ожидания
RU2803254C1 (ru) * 2022-12-14 2023-09-11 Федеральное государственное бюджетное военное образовательное учреждение высшего образования "Черноморское высшее военно-морское ордена Красной Звезды училище имени П.С. Нахимова" Министерства обороны Российской Федерации (г. Севастополь) Вероятностное устройство вычисления дисперсии

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
МИРСКИЙ Г.Я. Электронные измерения. - М.: Радио и связь, 1986, с.273, рис.8.2. *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2761500C1 (ru) * 2021-01-26 2021-12-08 Федеральное государственное бюджетное военное образовательное учреждение высшего образования "Черноморское высшее военно-морское ордена Красной Звезды училище имени П.С. Нахимова" Министерства обороны Российской Федерации Вероятностное устройство вычисления математического ожидания
RU2803254C1 (ru) * 2022-12-14 2023-09-11 Федеральное государственное бюджетное военное образовательное учреждение высшего образования "Черноморское высшее военно-морское ордена Красной Звезды училище имени П.С. Нахимова" Министерства обороны Российской Федерации (г. Севастополь) Вероятностное устройство вычисления дисперсии

Similar Documents

Publication Publication Date Title
CN109104190B (zh) 一种基于多次采样的时间数字转换电路
RU2680759C1 (ru) Устройство последовательного типа для детектирования групп нулевых и единичных бит и определение их количества
RU2229158C1 (ru) Вычислитель оценки математического ожидания
US6745219B1 (en) Arithmetic unit using stochastic data processing
US3947673A (en) Apparatus for comparing two binary signals
RU2735488C1 (ru) Цифровой коррелятор
Pandit et al. Design and simulation of 16× 16 bit iterative logarithmic multiplier for accurate results
RU2513683C1 (ru) Цифровой функциональный преобразователь
SU928363A1 (ru) Устройство дл выполнени преобразовани Фурье
RU2229157C2 (ru) Корреляционный измеритель временных сдвигов
US5752012A (en) Computational array with self timed computational element and method of self timed calculation
RU2761500C1 (ru) Вероятностное устройство вычисления математического ожидания
RU2561999C1 (ru) Интерполирующий преобразователь интервала времени в цифровой код
RU2805259C1 (ru) Преобразователь кода в частоту
RU2670389C1 (ru) Цифровой интегратор
SU1638653A1 (ru) Электронный измеритель мощности и энергии
RU2713868C1 (ru) Устройство для решения задачи выбора технических средств сложной системы
RU2224263C1 (ru) Измеритель амплитуды гармонических сигналов
RU2642370C1 (ru) Устройство для вычисления логарифмических функций
RU2616877C1 (ru) Цифровой генератор гармонических сигналов
RU2642381C1 (ru) Цифровой функциональный преобразователь
RU2174705C2 (ru) Параллельный знаковый коррелометр
SU1564647A1 (ru) Устройство дл адаптивной обработки информации
RU2174706C1 (ru) Устройство для определения плотности распределения вероятностей случайного процесса
SU1336029A1 (ru) Устройство дл вычислени коэффициентов Фурье

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20051012