JPH02114297A - Effect device - Google Patents

Effect device

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JPH02114297A
JPH02114297A JP63267188A JP26718888A JPH02114297A JP H02114297 A JPH02114297 A JP H02114297A JP 63267188 A JP63267188 A JP 63267188A JP 26718888 A JP26718888 A JP 26718888A JP H02114297 A JPH02114297 A JP H02114297A
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JP
Japan
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delay length
change
delay
offset data
output
Prior art date
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Application number
JP63267188A
Other languages
Japanese (ja)
Inventor
Toshihiro Inoue
俊弘 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
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Publication date
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Priority to US07/370,621 priority patent/US5000074A/en
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  • Electrophonic Musical Instruments (AREA)

Abstract

PURPOSE:To remove a click noise by gradually switching a delay length in a comparatively small unit from the delay length before the change to the delay length after the change when the delay length is to be changed. CONSTITUTION:Even when the change of the delay length in a digital memory 12 as a variable delay means is instructed, offset data to set the delay length after the change are never directly inputted to a computing element 31. Namely, the offset data are inputted to the computing element 31 after the offset data are processed so as to gradually change from the offset data to set the delay length before the change through a comparator 32 and an offset data counter 30. Consequently, even when the phase of a delay output signal corresponding to the delay length before the change does not coincide with the phase of another delay output signal corresponding to the delay length after the change, the read address of the digital memory 12 gradually changes from an address corresponding to the delay length before the change to another address corresponding to the delay length after the change, and the phase changes smoothly. Thus, the click noise can be removed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子楽器などにおいて使用される効果9m
に関し、特に、楽音信号を遅延することに基づき所定の
効果を付与するものにおいて、遅延長を切り換えたとき
に生ずるクリックノイズを除去するようにしたことに関
する。
[Detailed Description of the Invention] [Field of Industrial Application] This invention has an effect of 9 m used in electronic musical instruments, etc.
In particular, the present invention relates to eliminating click noise that occurs when switching the delay length in a device that imparts a predetermined effect based on delaying a musical tone signal.

〔従来の技術〕[Conventional technology]

電子楽器などにおいて使用される効果装置においては、
ディジタル遅延装置を用いて「デイレイ」、「リバーブ
」、「フェイザー」、「ビブラートj、「トレモロ」等
の変調効果を付与するようにしたものがある(例えば、
特開昭58−14191号、特開昭58−1/1898
号、特開昭58−50595号、特開昭58−1085
83号など)。
In effect devices used in electronic musical instruments,
There are devices that use digital delay devices to add modulation effects such as "delay,""reverb,""phaser,""vibrato," and "tremolo" (for example,
JP-A-58-14191, JP-A-58-1/1898
No., JP-A-58-50595, JP-A-58-1085
No. 83, etc.).

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

ディジタル遅延装置における遅延長は、楽器″を信号を
処理している最[pに、演奏者の操作に応じであるいは
プログラム等に応じて自動的に変更されることがあるが
、そのような場合、変更前の遅延出力49号と変更後の
遅延比カイ、4号の位相が不連続になることによって、
切り替わり部分でクリックノイズが発生するという不都
合があった。特に、リバーブのように、遅延出力信号が
遅延装置の入力側に帰還する効果の場合は、そのような
りリックノイズが循環してしまうので1問題が大きい。
The delay length in a digital delay device may be changed automatically depending on the performer's operation or in response to a program, etc., during the process of processing the signal of the instrument. , due to the phase discontinuity between the delay output No. 49 before the change and the delay ratio Chi, No. 4 after the change,
There was an inconvenience that click noise occurred at the switching part. Particularly, in the case of an effect such as reverb, in which a delayed output signal is fed back to the input side of a delay device, one problem is serious because the rick noise is circulated in this way.

この発明はそのようなりリックノイズを除去することが
できるようにした効実装置を提供しようとするものであ
゛る。
The present invention aims to provide an effective device capable of removing such click noise.

〔課題を解決するための手段〕[Means to solve the problem]

この発明は、入力した楽音43号を遅延出力し、この遅
延長を切り替えることができる可変遅延手段を具え、こ
の遅延に基づく効果を該楽音信号に対して付与する効実
装置において、この可変遅延手段の遅延長を変更すべき
とき、変更前の遅延長から変更後の遅延長まで比較的細
かい単位でその遅延長を徐々に切り替える遅延長切り替
え手段を共え、遅延長を変更するときに生じるクリック
ノイズを除去したことを特徴とする。
The present invention provides an effect device which outputs inputted musical tone No. 43 with a delay and is provided with a variable delay means capable of switching the delay length, and which imparts an effect based on this delay to the musical tone signal. This problem occurs when the delay length of a means should be changed, using a delay length switching means that gradually changes the delay length from the pre-change delay length to the post-change delay length in relatively small units. It is characterized by eliminating click noise.

〔作用〕[Effect]

遅゛延長を変更すべきとき、変更前の遅延長から変更後
の遅延長まで比較的細かい単位でその遅延長が徐々に切
り替えられる。従って、可変遅延手段における遅延長は
、変更前の遅延長から変更後の遅延長へ急激に変化する
ことなく、比較的細かい単位で徐々にスライドする。こ
れにより、変更前の遅延長に対応する可変遅延手段の出
力信号の位相と変更後の遅延長に対応する可変遅延手段
の出力信号の位相とが不連続であっても、遅延長の漸次
変化により、該可変遅延手段の出力信号の位相は比較的
滑らかに連続的に変化し、クリックノイズを除去するこ
とができる。
When the delay extension is to be changed, the delay length is gradually switched from the pre-change delay length to the post-change delay length in relatively small units. Therefore, the delay length in the variable delay means does not suddenly change from the delay length before change to the delay length after change, but gradually slides in relatively small units. As a result, even if the phase of the output signal of the variable delay means corresponding to the delay length before change and the phase of the output signal of the variable delay means corresponding to the delay length after change are discontinuous, the delay length can be gradually changed. As a result, the phase of the output signal of the variable delay means changes relatively smoothly and continuously, making it possible to eliminate click noise.

〔実施例〕〔Example〕

以下、添付図面を参照してこの発明の実施例につき詳細
に説明しよう。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

第1図においては、電子楽器のリバーブ効実装置に適用
した実施例が示されている6鍵盤10で抑圧された鍵に
対応する楽音信号がディジタルで楽音信号発生回路11
から発生される。
In FIG. 1, a musical tone signal corresponding to a key suppressed on a six-key keyboard 10 is digitally generated by a musical tone signal generating circuit 11, which shows an embodiment applied to a reverb effect device for an electronic musical instrument.
generated from.

RAMからなるディジタルメモリ1.2は、可変遅延装
置に相当するものであり、楽音信号発生回路11から発
生されたディジタル楽音信号DO5が加算器13及び乗
算器14を経由して該ディジタルメモリ12のデータ入
力INに与えられる。
The digital memory 1.2 consisting of a RAM corresponds to a variable delay device, and the digital musical tone signal DO5 generated from the musical tone signal generating circuit 11 is transmitted to the digital memory 12 via an adder 13 and a multiplier 14. Applied to data input IN.

ディジタルメモリ12の出力OUTが可変遅延装置の遅
延出力に相当し、この遅延出力は乗算器15を経由して
加算器13に与えられ、可変遅延装置δの入力側に帰還
される。また、遅延出力は乗算iLy I Gを経由し
て加算器19に与えられ9乗算器17を経由して該加算
器19に与えられる入力楽音信号と加算される。この加
算器19の出力が出力レジスタ20にラッチされ、リバ
ーブ効果の付与されたディジタル楽音信号として更にデ
ィジタル/アナログ変換器21に入力され、アナログ変
換された後、サウンドシステム22に至る。乗算器14
〜17の係数入力にはリバーブ効果を設定するのための
パラメータC1〜C4が与えられる。
The output OUT of the digital memory 12 corresponds to the delayed output of the variable delay device, and this delayed output is given to the adder 13 via the multiplier 15 and fed back to the input side of the variable delay device δ. Further, the delayed output is applied to the adder 19 via the multiplier iLy I G, and is added to the input musical tone signal applied to the adder 19 via the 9-multiplier 17. The output of the adder 19 is latched in an output register 20, and further input as a digital musical tone signal with a reverb effect to a digital/analog converter 21, where it is analog-converted and then sent to a sound system 22. Multiplier 14
Parameters C1 to C4 for setting the reverb effect are given to the coefficient inputs 17 to 17.

タイミング信号発生回路23は、ディジタルメモリ12
の読み書きを制御する信号R/ W Sを発生する。デ
ィジタル楽音信号DO3のサンプリング周期に同期して
サンプリングクロックパルスSCKが、楽音信号発生口
′811から発生され、タイミング信号発生回路23に
与えられる。タイミング信号発生回路23では、このサ
ンプリングクロックパルスSCKとシステムクロックパ
ルスφに基づき、サンプリング周期の前半期間で書込み
を指示し、後半期間で読み出しを指示する読み書き制御
信号R/WSを発生する。また、サンプリング周期の最
後の174期間で取り込み(i号SLを発生する。これ
らのパルスのタイミングチャー1−の−例は第2図に示
されている。
The timing signal generation circuit 23 is connected to the digital memory 12
Generates a signal R/WS that controls reading and writing of the data. A sampling clock pulse SCK is generated from the musical tone signal generating port '811 in synchronization with the sampling period of the digital musical tone signal DO3, and is applied to the timing signal generating circuit 23. Based on the sampling clock pulse SCK and the system clock pulse φ, the timing signal generating circuit 23 generates a read/write control signal R/WS that instructs writing in the first half period of the sampling period and instructs reading in the latter half period. In addition, the i-th SL is generated during the last 174 periods of the sampling period. An example of the timing chart 1 of these pulses is shown in FIG.

読み書き制御信号R/WSはディジタルメモリ12の読
み書き制御入力R/ Wに与えられ、前述のように、デ
ィジタル楽音信号DO8の1サンプリング周期の前半期
間でデータ入力INに加りる該ディジタル楽音信号サン
プル値データを書込み、後半期間で読出しを行う、書込
みアドレスと読出しアドレスはセレクタ24からディジ
タルメモリ12のアドレス入力ADに与えられるデータ
によって指定される。取り込み信号SLは出力レジスタ
20の取り込み制御入力に与えられ、加算器19から与
えられる効果演算済みの1サンプル点分のディジタル楽
音信号データを該出力レジスタ20に取り込む。
The read/write control signal R/WS is applied to the read/write control input R/W of the digital memory 12, and as described above, the digital musical tone signal samples added to the data input IN during the first half period of one sampling period of the digital musical tone signal DO8. The write address and read address at which value data is written and read in the second half period are specified by data applied from the selector 24 to the address input AD of the digital memory 12. The take-in signal SL is applied to the take-in control input of the output register 20, and the digital musical tone signal data for one sample point, on which the effect has been calculated, given from the adder 19, is taken into the output register 20.

アドレスカウンタ25は、サンプリングクロックパルス
SCKを順次カウントすることにより。
The address counter 25 sequentially counts the sampling clock pulses SCK.

書込みアドレスデータを作成する。このアドレスカウン
タ25のカウント出力がセレクタ24の八人力に与えら
れ、読み書き制御信号R/ W Sが11011のとき
、つまりサンプリング周期の前半期間の書込みモードの
とき、該セレクタ24で選択されてディジタルメモリ1
2のアドレス入力ADに書込みアドレス指定データとし
て与えられる。
Create write address data. The count output of the address counter 25 is applied to the selector 24, and when the read/write control signal R/WS is 11011, that is, in the write mode in the first half of the sampling period, the selector 24 selects the digital memory. 1
2 address input AD as write addressing data.

従って、入力されたディジタル楽音信号のサンプル値デ
ータは、その時間順序に従って、ディジタルメモリ12
の順次アドレスに順番に書き込まれる。
Therefore, the sample value data of the input digital tone signal is stored in the digital memory 12 in accordance with its time order.
are written to sequential addresses in order.

ディジタルメモリ12においては、こうして順次アドレ
スに順番に書き込んだディジタル楽音信号の読出しアド
レスを、書込みアドレスからずらす(オフセットする)
ことにより、そのオフセラ1−アドレス址に応じた遅延
を行う、そのためのオフセットデータはオフセラ1〜デ
ータカウンタ30から与えられる。
In the digital memory 12, the read address of the digital musical tone signals written in order in the addresses in this way is shifted (offset) from the write address.
Therefore, the offset data for performing a delay according to the address location of the offseter 1 is given from the offsetler 1 to the data counter 30.

効果セレクタ27はリバーブ効果を選択するためのもの
であり、ここで選択されたリバーブ効果に応じて係数発
生回路28では係数01〜C4を発生し、前記乗算器1
4〜17に与える。また、選択されたリバーブ効果に応
じて遅延長設定部29では遅延長を指示するデータを発
生する。オフセットデータ発生回路26は、この遅延長
設定部29で指示された遅延長に応じたオフセットデー
タを発生する。なお、遅延長設定部29は、効果セレク
タ27に連動していない、手動操作型の遅延長設定器で
あってもよい。
The effect selector 27 is for selecting a reverb effect, and the coefficient generation circuit 28 generates coefficients 01 to C4 according to the reverb effect selected here, and the coefficients 01 to C4 are generated by the multiplier 1.
Give from 4 to 17. Further, the delay length setting section 29 generates data instructing the delay length in accordance with the selected reverb effect. The offset data generation circuit 26 generates offset data according to the delay length specified by the delay length setting section 29. Note that the delay length setting section 29 may be a manually operated delay length setting device that is not linked to the effect selector 27.

オフセットデータ発生回路26から発生されたオフセッ
トデータは比較器32の八人力に与えられる。比較器3
2のB入力にはオフセラ1−データカウンタ30の出力
が与えられる。比較器32は八人力とB入力とを比較し
、A=BならばrA=B」出力に信号“1″を出力し、
そうでなければ′0″を出力し、A>BならばrA>B
J高出力信号II I Hを出力し、そうでなければH
OIIを出力する。rA=BJ出力はインバータ33で
反転され、アンド回路34を介してオフセラ1−データ
カウンタ30のカウントクロック入力CLKに与えられ
る。アンド回路34の他の入力にはサンプリングクロッ
クパルスSCKが与えられる。比較)!:÷32のrA
>BJ高出力オフセットデータカウンタ30のアップ/
ダウンカウント制御人力U/Dに与、えられる。
The offset data generated from the offset data generation circuit 26 is applied to the comparator 32. Comparator 3
The output of Offcella 1-data counter 30 is given to the B input of No. 2. The comparator 32 compares the eight force and the B input, and if A=B, outputs a signal "1" to the "rA=B" output,
Otherwise output '0'', if A>B then rA>B
J high output signal II I Outputs H, otherwise H
Output OII. The rA=BJ output is inverted by an inverter 33 and applied to the count clock input CLK of the offsetler 1-data counter 30 via an AND circuit 34. A sampling clock pulse SCK is applied to the other input of the AND circuit 34. comparison)! :÷32 rA
>BJ high output offset data counter 30 up/
The down count control is given to the human power U/D.

オフセットデータカウンタ30の出力は上述のように比
較器32に入力されると共に演算器31に与えられる。
The output of the offset data counter 30 is input to the comparator 32 as described above, and is also provided to the arithmetic unit 31.

演3¥ ’a:+ 31の他の人力には、アドレスカウ
ンタ25のカラン1−データが入力されており9例えば
このカウントデータからオフセットデータを引算するこ
とにより、その演算結果として?d’l出しアドレスデ
ータを作成する。演算器31から出力される読出しアド
レスデータはセレクタ24の8人力に与えられ、読み書
き制御(R号R/WSが′1″のとき、つまりサンプリ
ング周期の後半期間の読出しモードのとき、該セレクタ
24で選択されてディジタルメモリ12のアドレス入力
ADに読出しアドレス指定データとして与えられる。
Operation 3\'a: + 31's other manual input is the callan 1-data of the address counter 25.9For example, by subtracting the offset data from this count data, the calculation result is ? Create d'l output address data. The read address data output from the arithmetic unit 31 is given to eight inputs of the selector 24, and the read/write control (when the R number R/WS is '1'', that is, in the read mode in the latter half of the sampling period), the selector 24 is selected and applied to the address input AD of the digital memory 12 as read address designation data.

遅延長設定部29で指示される遅延長が変更されると、
オフセラ1−データ発生回路26から発生されるオフセ
ラ1−データが変更されるが、変更されたオフセットデ
ータがそのまま演算器31.セレクタ24を経由してメ
モリ12に与えられるのではなく、オフセットデータカ
ウンタ30を経由して与えられる。
When the delay length specified by the delay length setting unit 29 is changed,
Although the offset data generated from the offset data generating circuit 26 is changed, the modified offset data is directly transmitted to the arithmetic unit 31. The data is not provided to the memory 12 via the selector 24 but via the offset data counter 30.

この点について第3図を参照しながら説明する6遅延長
設定部29で指示される遅延長が変更されたとき、オフ
セットデータ発生回路26から発生されるオフセラ1−
データは変更後の遅延長に対応しており、オフセットデ
ータカウンタ30から出力されるカウントデータっまり
実際の遅延長を設定するオフセットデータは変更前の遅
延長に対応している。変更後の遅延長の方が変更前の遅
延長よりも人のとき、比較器32ではA>Bが成立し、
「Δ>BJ高出力II I IIで、オフセットデータ
ヵウンタ30はアップカウントモードになり、また。
This point will be explained with reference to FIG.
The data corresponds to the delay length after the change, and the count data output from the offset data counter 30, that is, the offset data that sets the actual delay length, corresponds to the delay length before the change. When the delay length after the change is longer than the delay length before the change, A>B holds true in the comparator 32,
"When Δ>BJ high output II II II, the offset data counter 30 goes into up-count mode, and...

rA=BJ出力はI′O′1で、アンド回路34が可能
化されるので、オフセットデータカウンタ30ではサン
プリングクロックパルスSCKをアップカウントする。
Since the rA=BJ output is I'O'1 and the AND circuit 34 is enabled, the offset data counter 30 counts up the sampling clock pulse SCK.

これにより、オフセットデータカウンタ30から出力さ
れるカウントデータつまり実際の遅延長を設定するオフ
セットデータは、変更前の遅延長に対応する値から変更
後の遅延長に対応する値へと徐々に増加する。オフセッ
トデータカウンタ30の出力が変更後の遅延長に対応す
る値に一致すると、比較器32ではA=Bが成立し、r
A=BJ出力が111”となり、アンド回路34が不能
化されて、オフセットデータカウンタ30のカランj〜
が停止する。これにより、オフセッj−データカウンタ
30の出力つまり実際の遅延長を設定するオフセットデ
ータは、変更後の遅延長に対応する値を保持する。一方
、変更後の遅延長の方が変更前の遅延長よりも小のとき
、比較器32ではA>Bが成立せず、rA>BJ出力が
II O++で、オフセットデータカウンタ30はダウ
ンカウントモードになり、また、rA=BJ出力はII
 O++で、アンド回路34が可能化されるので。
As a result, the count data output from the offset data counter 30, that is, the offset data that sets the actual delay length, gradually increases from a value corresponding to the delay length before the change to a value corresponding to the delay length after the change. . When the output of the offset data counter 30 matches the value corresponding to the changed delay length, A=B holds true in the comparator 32, and r
The A=BJ output becomes 111", the AND circuit 34 is disabled, and the offset data counter 30's output is 111".
stops. As a result, the output of the offset j-data counter 30, that is, the offset data that sets the actual delay length, maintains the value corresponding to the changed delay length. On the other hand, when the delay length after the change is smaller than the delay length before the change, A>B does not hold in the comparator 32, the rA>BJ output is II O++, and the offset data counter 30 is in down count mode. and rA=BJ output is II
Since the AND circuit 34 is enabled in O++.

オフセットデータカウンタ30ではサンプリングクロッ
クパルスSCKをダウンカウントする。これにより、オ
フセットデータカウンタ30から出力されるカウントデ
ータつまり実際の遅延長を設定するオフセットデータは
、変更前の遅延長に対応する値から変更後の遅延長に対
応する値へと徐々に減少する。
The offset data counter 30 counts down the sampling clock pulse SCK. As a result, the count data output from the offset data counter 30, that is, the offset data that sets the actual delay length, gradually decreases from a value corresponding to the delay length before the change to a value corresponding to the delay length after the change. .

こうして、可変遅延手段であるディジタルメモリ12に
おける遅延長を変更すべきであることが指示されても、
変更後の遅延長を設定するオフセフ1−データは演算器
31に直接入力されず、比較封:÷32.オフセッ1−
データカウンタ30を介して変更前の遅延長を設定する
オフセットデータから漸進的に変化するように処理され
てから入力される。これにより、変更前の遅延長に対応
する遅延出力信号の位相と変更後の遅延長に対応する遅
延出力信号の位相とが合わない場合であっても、ディジ
タルメモリ12の読出しアドレスは変更前の遅延長に対
応するアドレスから変更後の遅延長に対応するアドレス
まで漸次変化して滑らかに位相が変化するようにするの
で、クリックノイズを除去することができる。
In this way, even if it is instructed that the delay length in the digital memory 12, which is the variable delay means, should be changed,
Offset 1 data for setting the changed delay length is not directly input to the calculator 31, and is compared with: ÷32. Offset 1-
The offset data that sets the delay length before the change is processed through the data counter 30 so that it changes gradually, and then input. As a result, even if the phase of the delayed output signal corresponding to the delay length before the change does not match the phase of the delayed output signal corresponding to the delay length after the change, the read address of the digital memory 12 will be the same as before the change. Since the phase changes gradually from the address corresponding to the delay length to the address corresponding to the changed delay length so that the phase changes smoothly, click noise can be removed.

なおオフセットデータカウンタにカウントクロックパル
スCLKとして入力されるパルスはサンプリングクロッ
クパルスSCKに限らず、該サンプリングクロックパル
スSCKを適宜分周した信号または別の独立のクロック
パルス発生回路により発生したものであってもよい。盟
ましくはサンプリンググロックパルスSCKよりも遅い
方がクリックの出方が少なくなるので都合がよい。
Note that the pulse input to the offset data counter as the count clock pulse CLK is not limited to the sampling clock pulse SCK, but may be a signal obtained by dividing the sampling clock pulse SCK as appropriate, or a pulse generated by another independent clock pulse generation circuit. Good too. Preferably, it is advantageous to use a pulse slower than the sampling glock pulse SCK because clicks will be less likely to occur.

また、上記実施例では、変更前の遅延長に対応する値か
ら変更後の遅延長に対応する値へと徐々に変化する際の
+)′L位遅遅延長、最小単位つまり1アドレス単位で
あるが、これに限らず、2以上のアドレスに対応する遅
延長を1単位(ただしクリックを防止し得ろ程度に比較
的細かい単位)として漸次変化を行うようにしてもよい
In addition, in the above embodiment, the +)′L delay length when gradually changing from the value corresponding to the delay length before change to the value corresponding to the delay length after change, the minimum unit, that is, one address unit. However, the present invention is not limited to this, and the delay length corresponding to two or more addresses may be changed gradually by one unit (however, it is a relatively small unit that can prevent clicks).

上記実施例はリバーブ効実装置においてこの発明を適用
した例であるが、これに限らず、「デイレイ」、「フェ
イザー」、「ビブラート」、「1−レモロJ幼果等の可
変遅延装置を使用する効果装置においてこの発明を適用
することができる。
The above embodiment is an example in which the present invention is applied to a reverb effect device, but the present invention is not limited to this, and variable delay devices such as "delay", "phaser", "vibrato", and "1-remolo J young fruit" are used. The present invention can be applied to an effect device.

また、この発明の効果装置は、電子楽器組み込み型に限
らず、単体装置であってもよい。
Further, the effect device of the present invention is not limited to a built-in electronic musical instrument type, but may be a stand-alone device.

〔発明の効果〕〔Effect of the invention〕

以上の通り、この発明によれば、遅延長を変更すべきと
き、変更前の遅延長から変更後の遅延長まで比較的細か
い単位でその遅延長を徐々に切り替えるようにしたので
、変更前の遅延長に対応する可変遅延手段の出力信号の
位相と変更後の遅延長に対応する可変遅延手段の出力信
号の位相とが不連続であっても、遅延長の漸次変化によ
り、該可変遅延手段の出力信号の位相は比較的滑らかに
連続的に変化し、クリックノイズを除去することができ
る、という優れた効果を奏する。
As described above, according to the present invention, when the delay length should be changed, the delay length is gradually switched from the delay length before the change to the delay length after the change in relatively small units. Even if the phase of the output signal of the variable delay means corresponding to the delay length and the phase of the output signal of the variable delay means corresponding to the changed delay length are discontinuous, the variable delay means The phase of the output signal changes relatively smoothly and continuously, and click noise can be removed, which is an excellent effect.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明に係る効果装置を適用した電子楽器の
一実施例を示すブロック図、 第2図は第1図におけるディジタルメモリの読み書き制
御タイミングの一例を示すタイミングチャー1〜、 第3図は遅延長の変更時における第1図のオフセットデ
ータカウンタのカウント動作の一例を示すタイミングチ
ャー1−1である。 10・・・鍵盤、11・・・楽音信号発生回路、12・
・・ディジタルメモリ、14〜17・・・乗算器、26
・・・オフセットデータ発生回路、29・・・遅延長設
定部。 30・・オフセットデータカウンタ、32・・・比較器
。 特許出願人 ヤ マ ハ 株式会社 代 理 人
1 is a block diagram showing an embodiment of an electronic musical instrument to which an effect device according to the present invention is applied; FIG. 2 is a timing chart 1 to 3 showing an example of read/write control timing of the digital memory in FIG. 1; is a timing chart 1-1 showing an example of the counting operation of the offset data counter in FIG. 1 when the delay length is changed. 10... Keyboard, 11... Musical tone signal generation circuit, 12.
... Digital memory, 14-17 ... Multiplier, 26
. . . Offset data generation circuit, 29 . . . Delay length setting section. 30...Offset data counter, 32...Comparator. Patent applicant Yamaha Co., Ltd. Agent

Claims (1)

【特許請求の範囲】 入力した楽音信号を遅延出力し、この遅延長を切り替え
ることができる可変遅延手段を具え、この遅延に基づく
効果を該楽音信号に対して付与する効果装置において、 この可変遅延手段の遅延長を変更すべきとき、変更前の
遅延長から変更後の遅延長まで比較的細かい単位でその
遅延長を徐々に切り替える遅延長切り替え手段を具え、
遅延長を変更するときに生じるクリックノイズを除去し
たことを特徴とする効果装置。
[Scope of Claims] An effect device comprising variable delay means capable of delaying and outputting an input musical tone signal and switching the delay length, and imparting an effect based on the delay to the musical tone signal, comprising: When the delay length of the means should be changed, the delay length switching means gradually changes the delay length from the delay length before the change to the delay length after the change in relatively small units,
An effect device characterized by eliminating click noise that occurs when changing a delay length.
JP63267188A 1988-06-23 1988-10-25 Effect device Pending JPH02114297A (en)

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US07/370,621 US5000074A (en) 1988-06-23 1989-06-23 Effect imparting device for an electronic musical instrument or the like apparatus

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Citations (5)

* Cited by examiner, † Cited by third party
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